版圖與電路圖驗(yàn)證(Layout Versus Schematic, LVS)是集成電路(IC)設(shè)計(jì)流程中至關(guān)重要的一步,其目的是確保物理版圖在器件、連接關(guān)系以及可選的器件參數(shù)方面精確地反映了原始電路圖(網(wǎng)表)的設(shè)計(jì)意圖1。西門(mén)子?EDA?的Calibre? nmLVS??工具是業(yè)界領(lǐng)先的?LVS?解決方案,通過(guò)比較版圖和電路圖中的器件及連接性,在完整的?IC?驗(yàn)證工具套件中扮演著關(guān)鍵角色?2。