4位乘法器和模式可控移位寄存器設(shè)計(jì)Verilog代碼Quartus仿真

名稱：4位乘法器和模式可控移位寄存器設(shè)計(jì)Verilog代碼Quartus仿真

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：

1.根據(jù)下列RTL圖給出 verilog HDI語(yǔ)言描述,其中"”表示相乘的邏輯操作。

2.請(qǐng)用casc多分支條件語(yǔ)句設(shè)計(jì)一個(gè)模式可控的移位寄存器,假設(shè)時(shí)鐘信號(hào)是CLK,模式控制信號(hào)是MD(MD=1時(shí)實(shí)現(xiàn)帶進(jìn)位循環(huán)左移,移空位用1補(bǔ)齊;MD=2時(shí)實(shí)現(xiàn)自循環(huán)右移;MD=3時(shí)實(shí)現(xiàn)待加載的5位二進(jìn)制移位數(shù)據(jù)D的加載:其它情況下移位寄存器保持原值不變),移位數(shù)據(jù)輸出為Q。

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演示視頻：

設(shè)計(jì)文檔：

乘法器

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程序編譯

RTL圖

仿真圖

移位寄存器

工程文件

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程序編譯

RTL圖

仿真圖

部分代碼展示:

//4位乘法器
module?mult4bit(
input?[3:0]?IN1,
input?[3:0]?IN2,
input?CLK,
output?reg?[7:0]?OUT
);
reg?[3:0]?IN1_buf;
reg?[3:0]?IN2_buf;
always@(posedge?CLK)
begin
IN1_buf<=IN1;//觸發(fā)器
end
always@(posedge?CLK)
begin
IN2_buf<=IN2;//觸發(fā)器
end

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