高速PCI信號采集卡設計與實現(xiàn)綜合實例之：硬件系統(tǒng)實現(xiàn)

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13.7??硬件系統(tǒng)實現(xiàn)

13.7.1??FPGA配置

FPGA作可編程器件，可以根據用戶的需要進行現(xiàn)場可編程。為此，本系統(tǒng)實現(xiàn)了兩種編程配置方式。

一種是直接對FPGA進行編程，使用JTAG模式，在QuartusII?工具中輸出SOF文件（SRAM?Object?File）。其好處是編程速度快，并且由于是對FPGA的SRAM結構進行編程，編程次數(shù)要多得多，但是掉電后，SRAM保存的編程信息將會丟失。如圖13.17所示為JTAG配置模式的硬件連接方式。

另一種是通過對配置芯片進行編程實現(xiàn)（AS模式）。配置芯片具有掉電保存能力，在系統(tǒng)上電時，F(xiàn)PGA首先從配置芯片中讀取編程數(shù)據，并對FPGA進行加載。對配置芯片的編程使用Active?Serial?編程模式，在QuartusII?工具中輸出POF文件（Programmer?Object?File）。如圖13.18所示是AS配置模式的硬件連接方式。

圖13.17??JTAG模式硬件連接方式

圖13.18??AS模式硬件連接方式

13.7.2??PCI9054配置

PCI9054上電時，需要配置其內部的PCI配置寄存器和本地配置寄存器以及其他相關寄存器，用來描述PCI9054在系統(tǒng)中的操作狀態(tài)。

相關的配置信息使用EEPROM來進行存儲，EEPROM可以通過編程器進行編程，也可以使用PLX?SDK中的PLXMon工具進行編程。該工具可將EEPROM的配置信息導入/導出為EEP文件，便于配置信息的保存和交換。

如圖13.19所示是PCI9054接口芯片的配置信息。

圖13.19??PCI9054接口芯片配置信息

EEP文件是一個按照EEPROM寄存器順序保存寄存器值的文件，對應于上面的配置信息，使用ultraedit軟件查看該EEP文件可以看到如圖13.20所示的信息。

圖13.20??EEP文件信息

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13.7.3??PCI9054?PCI總線連接規(guī)范

開發(fā)基于PCI總線的信號采集設備時，必須按照PCI局部總線的電氣規(guī)范對信號采集設備進行設計。下面介紹幾個比較重要的電氣規(guī)范。

1．5V與3.3V信號環(huán)境

在PC環(huán)境中PCI局部總線的電氣規(guī)范提供了5V和3.3V兩種信號環(huán)境，這個從主板上PCI總線連接器上的分隔位置就可以看出。根據兩種信號環(huán)境，PCI信號采集設備的設計也要進行相應的調整。

PCI局部總線還提供了通用板的設計方案，可以同時支持5V和3.3V信號環(huán)境。根據這種方案設計的信號采集設備在連接到不同信號環(huán)境下的PCI總線連接器時，就可以自適應調整設備上的供電需求。

2．擴展板技術指標

這里只描述擴展板（即信號采集設備）上的技術指標，母版的技術指標屬于主板上的設計規(guī)范，有興趣的讀者可以查閱PCI總線規(guī)范。

首先，擴展板要指明板上電源的最大功耗，可以通過連接器上的PRSNT1#和PRSNT2#兩個信號進行配置。如表13.4所示為擴展板功耗選擇表。

表13.4 擴展板功耗選擇表

其次，需要根據通用板的PCI連接器引腳分配表將PCI9054與連接器正確進行連接。需要注意的是，5V、3.3V和通用板的連接器引腳分配是不一樣的，這是進行PCB設計時需要特別注意的。

另外，PCI局部總線規(guī)范還對走線長度做了一些限制。例如所有32位接口信號的最大長度走線長度為1.5inch；時鐘CLK的走線長度為2.5±0.1inch，并且只能連接至一個負載上（在本案例中，只能連接至PCI9054上）。

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13.7.4??電源系統(tǒng)

電源系統(tǒng)的地位十分重要，但往往設計者對電源系統(tǒng)的重視程度不夠。一個合理、穩(wěn)定的電源系統(tǒng)可以大大減少系統(tǒng)故障的發(fā)生率。設計電源時應考慮以下因素。

·??電源系統(tǒng)輸出的電壓、電流、功率等因素。

·??電源系統(tǒng)輸入的電壓、電流。

·??電源的穩(wěn)定性因素。

·??電源系統(tǒng)的輸出波紋。

·??電源系統(tǒng)的兼容性。

·??電磁干擾因素。

·??電源系統(tǒng)的體積限制。

·??電源系統(tǒng)功耗限制。

·??電源系統(tǒng)的成本因素。

以上可以看出，設計一個好的電源系統(tǒng)需要考慮很多因素。

在本系統(tǒng)的電源系統(tǒng)中，由于是PCI設備，因此5V和3.3V都可以從PCI連接器上取得。而FPGA內核需要的1.5V電壓（范圍是1.425V～1.575V）則采用低壓差線性穩(wěn)壓器（LDO）進行設計。

線性電源模塊（LDO）優(yōu)點是成本低、噪聲小以及靜態(tài)電流小等。同時它需要的外圍電路很簡單，通常只需要一兩個旁路電容即可。圖13.21所示是LDO模塊應用示意圖。

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如果采用固定輸出電源芯片，那么選擇的范圍就縮小了，只有個別芯片提供1.5V的輸出，大部分電源芯片的固定輸出是1.8V、2.5V和3.3V，但是都具有可調電壓的型號。其應用電路連接如圖13.22所示。

VREF一般是1.25V，IADJ×R1可以忽略。假定輸入VIN為5V，VOUT為1.5V，那么R1/R2=1/5，而R1一般要求100~150W，那么可以選R1＝100W，R2＝500W。如果采用了固定電平輸出的芯片，只需要把R2焊0W，R1開路即可。

圖13.22??LDO可調模塊應用示意圖