芯耀
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2025年4月16日，先進(jìn)封裝產(chǎn)業(yè)發(fā)展（無錫）峰會(huì)在無錫舉行。本次大會(huì)由深芯盟、深圳市坪山區(qū)人民政府主辦，深圳先進(jìn)電子材料國際創(chuàng)新研究院、G7+無錫校友聯(lián)盟、《電子與封裝》協(xié)辦，邀請(qǐng)了長三角乃至全國的先進(jìn)封裝企業(yè)和專家，共同探討先進(jìn)封裝工藝、設(shè)備、材料、芯粒設(shè)計(jì)等領(lǐng)域面臨的技術(shù)和供應(yīng)鏈挑戰(zhàn)。
上午9點(diǎn)，大會(huì)準(zhǔn)時(shí)開始，由深圳市半導(dǎo)體與集成電路產(chǎn)業(yè)聯(lián)盟執(zhí)行秘書長張建致迎致詞。而后，各大企業(yè)領(lǐng)袖分享了基于先進(jìn)封裝為主題的干貨。
圖 | 先進(jìn)封裝產(chǎn)業(yè)發(fā)展（無錫）峰會(huì)現(xiàn)場(chǎng)
中國電子科技集團(tuán)公司第五十八研究所微系統(tǒng)集成工藝中心主任王成遷博士分享了《面向高性能大算力應(yīng)用的芯粒集成技術(shù)》的主題，談到先進(jìn)封裝技術(shù)是作為驅(qū)動(dòng)高性能計(jì)算的新引擎。
圖 | 中國電子科技集團(tuán)公司第五十八研究所微系統(tǒng)集成工藝中心主任王成遷博士
隨著AI算力需求爆發(fā)式增長，傳統(tǒng)SoC芯片面臨物理極限與成本攀升雙重挑戰(zhàn)。芯粒集成技術(shù)通過先進(jìn)封裝將不同工藝、功能的芯片模塊化整合，成為延續(xù)摩爾定律的關(guān)鍵路徑?！?a class="article-link" target="_blank" href="/tag/%E5%8F%B0%E7%A7%AF%E7%94%B5/">臺(tái)積電3D Fabric平臺(tái)以0.4μm線寬和50μm微凸點(diǎn)節(jié)距實(shí)現(xiàn)高密度互連；蘋果A系列處理器通過高密度扇出封裝，在3nm工藝下集成190億晶體管；英偉達(dá)H100 GPU采用TSMC N4工藝，以80B晶體管和700W功耗刷新算力紀(jì)錄”。王成遷博士用這些生動(dòng)的案例闡述了先進(jìn)封裝在突破"存儲(chǔ)墻"、"面積墻"方面的核心價(jià)值。
此外，王博士還介紹到，“中科芯依托全產(chǎn)業(yè)鏈優(yōu)勢(shì)，打造12英寸晶圓級(jí)扇出封裝技術(shù)，實(shí)現(xiàn)5μm線寬/線距、18μm微凸點(diǎn)節(jié)距等關(guān)鍵指標(biāo)，TSV深寬比達(dá)10:1。其2.5D硅橋集成方案支持1024bit/4.8mm互連，結(jié)合六面包封與背面增材技術(shù)，在30W高功耗場(chǎng)景通過N級(jí)可靠性驗(yàn)證。團(tuán)隊(duì)累計(jì)申請(qǐng)專利超百項(xiàng)，主導(dǎo)制定《芯粒間互聯(lián)通信協(xié)議》標(biāo)準(zhǔn)，曾獲國家科技進(jìn)步一等獎(jiǎng)，展現(xiàn)國產(chǎn)先進(jìn)封裝技術(shù)的突破性進(jìn)展”。不難發(fā)現(xiàn)，通過異構(gòu)集成與三維堆疊，先進(jìn)封裝正重構(gòu)芯片設(shè)計(jì)范式，為AI大算力應(yīng)用提供兼顧性能、功耗與成本的最優(yōu)解，成為全球半導(dǎo)體競(jìng)爭(zhēng)的戰(zhàn)略制高點(diǎn)。
中科院微電子所研究員劉豐滿博士分享了《光電混合集成封裝技術(shù)》，闡述了先進(jìn)封裝技術(shù)對(duì)于驅(qū)動(dòng)硅基光電融合的創(chuàng)新。
圖 | 中科院微電子所研究員劉豐滿博士
在AI算力爆發(fā)式增長下，先進(jìn)封裝技術(shù)成為突破光電子混合集成瓶頸的核心路徑。劉博士講到，“針對(duì)51.2T交換機(jī)與GPU間高速互連需求，3D TSV和扇出型封裝顯著提升集成密度：Intel采用TSV三維堆疊實(shí)現(xiàn)光接口芯片與ASIC的4Tbps互連，帶寬密度突破1.2Tbps/mm；博通通過3D扇出封裝將光子芯片倒裝在7nm CMOS電芯片，構(gòu)建51.2T全光交換系統(tǒng)。兩種方案相較傳統(tǒng)CPO技術(shù)，能效分別降至5pJ/bit和10pJ/bit以下，岸線密度提升5-10倍。但異質(zhì)材料熱膨脹系數(shù)差異導(dǎo)致的翹曲控制、微流道散熱設(shè)計(jì)以及晶圓級(jí)精準(zhǔn)耦合等技術(shù)挑戰(zhàn)亟待突破，需協(xié)同芯片設(shè)計(jì)、封裝工藝與光學(xué)系統(tǒng)實(shí)現(xiàn)全鏈條創(chuàng)新”。當(dāng)前技術(shù)迭代已推動(dòng)硅基平臺(tái)向"光電共生"演進(jìn)，為AI計(jì)算架構(gòu)革新提供關(guān)鍵支撐。
華天科技（江蘇）有限公司研究院技術(shù)專家付東之分享了《芯粒封裝助力AI時(shí)代啟航》的主題，講述了華天科技布局產(chǎn)業(yè)新生態(tài)，芯粒技術(shù)正在驅(qū)動(dòng)先進(jìn)封裝的革新。
圖 | 華天科技（江蘇）有限公司研究院技術(shù)專家付東之
隨著摩爾定律逼近物理極限，先進(jìn)封裝技術(shù)成為延續(xù)芯片性能提升的關(guān)鍵路徑。芯粒技術(shù)通過將復(fù)雜芯片分解為功能模塊，結(jié)合2.5D/3D堆疊、扇出型封裝（Fan-Out）等實(shí)現(xiàn)異構(gòu)集成，顯著降低設(shè)計(jì)成本并提升良率。據(jù)Yole預(yù)測(cè)，2025年先進(jìn)封裝市場(chǎng)份額將超越傳統(tǒng)封裝，2028年規(guī)模達(dá)786億美元，年復(fù)合增長率10.6%，成為半導(dǎo)體產(chǎn)業(yè)增長的核心驅(qū)動(dòng)力。
華天科技作為全球第六大封測(cè)企業(yè)，已構(gòu)建覆蓋晶圓級(jí)封裝（WLCSP）、硅基扇出型封裝（eSiFO）及3D堆疊（3DFO）的全技術(shù)矩陣。其eSiFO技術(shù)以硅基替代傳統(tǒng)塑封材料，優(yōu)化翹曲控制與散熱性能，支持多芯片系統(tǒng)級(jí)集成；3DFO技術(shù)通過TSV和混合鍵合實(shí)現(xiàn)高密度互連，滿足AI芯片、車規(guī)級(jí)存儲(chǔ)等高算力場(chǎng)景需求。公司南京基地的2.5D封裝產(chǎn)線計(jì)劃于2024年量產(chǎn)，瞄準(zhǔn)高性能計(jì)算與自動(dòng)駕駛市場(chǎng)。
同時(shí)，付東之也提到了芯粒產(chǎn)業(yè)化仍面臨的國產(chǎn)化短板：EDA工具、電鍍機(jī)等設(shè)備及臨時(shí)鍵合膠等材料高度依賴進(jìn)口。而華天科技正協(xié)同國產(chǎn)供應(yīng)鏈突破技術(shù)瓶頸，推動(dòng)封裝設(shè)備、材料及設(shè)計(jì)工具的自主可控，為國產(chǎn)芯粒生態(tài)構(gòu)建關(guān)鍵支撐。隨著AI與汽車電子需求爆發(fā)，先進(jìn)封裝技術(shù)將成為中國半導(dǎo)體突圍的核心戰(zhàn)場(chǎng)。
杭州長川科技股份有限公司董事/副總經(jīng)理鐘鋒浩分享了《Chiplet技術(shù)發(fā)展對(duì)測(cè)試裝備和技術(shù)的挑戰(zhàn)》的主題，闡述了先進(jìn)封裝技術(shù)驅(qū)動(dòng)下的Chiplet創(chuàng)新與挑戰(zhàn)。
圖 | 杭州長川科技股份有限公司董事/副總經(jīng)理鐘鋒浩
隨著高性能計(jì)算需求激增，先進(jìn)封裝技術(shù)成為突破摩爾定律瓶頸的關(guān)鍵路徑。Chiplet技術(shù)通過將大芯片拆解為異構(gòu)芯粒，結(jié)合2.5D/3D封裝實(shí)現(xiàn)硅中介板垂直互聯(lián)，創(chuàng)造了系統(tǒng)級(jí)芯片集成新范式。該技術(shù)具備三大核心優(yōu)勢(shì)：通過模塊化設(shè)計(jì)提升良率、復(fù)用IP降低30%設(shè)計(jì)成本、支持不同制程芯片的靈活組合，已在HPC、數(shù)據(jù)中心和智能汽車領(lǐng)域廣泛應(yīng)用，AMD、英偉達(dá)等企業(yè)已推出多款基于Chiplet架構(gòu)的處理器產(chǎn)品。
然而先進(jìn)封裝對(duì)測(cè)試設(shè)備提出嚴(yán)峻挑戰(zhàn)：多芯粒集成導(dǎo)致測(cè)試向量深度呈指數(shù)級(jí)增長，要求設(shè)備具備動(dòng)態(tài)重構(gòu)的存儲(chǔ)技術(shù)；超1000W功耗帶來供電精度和散熱雙重壓力，需開發(fā)耐千安級(jí)電流的MEMS探針；大尺寸封裝體則需突破480kg級(jí)壓接技術(shù)及多區(qū)溫控系統(tǒng)。面對(duì)技術(shù)瓶頸，國內(nèi)領(lǐng)軍企業(yè)長川科技已構(gòu)建覆蓋CP、FT、SLT的全流程測(cè)試解決方案，并牽頭制定國內(nèi)首個(gè)《芯粒測(cè)試規(guī)范》標(biāo)準(zhǔn)體系，推動(dòng)測(cè)試流程標(biāo)準(zhǔn)化。
當(dāng)前，先進(jìn)封裝正從技術(shù)突破向產(chǎn)業(yè)生態(tài)建設(shè)演進(jìn)，測(cè)試設(shè)備的創(chuàng)新與標(biāo)準(zhǔn)體系的完善將成為保障Chiplet技術(shù)規(guī)?；瘧?yīng)用的關(guān)鍵支撐，助力我國在半導(dǎo)體后摩爾時(shí)代實(shí)現(xiàn)彎道超車。
芯和半導(dǎo)體科技（上海）股份有限公司創(chuàng)始人兼總裁代文亮博士分享了《集成系統(tǒng)EDA賦能Chiplet先進(jìn)封裝設(shè)計(jì)仿真》的主題，闡述了先進(jìn)封裝技術(shù)是作為AI時(shí)代突破算力瓶頸的關(guān)鍵路徑。
圖 | 芯和半導(dǎo)體科技（上海）股份有限公司創(chuàng)始人兼總裁代文亮博士
在AI算力需求爆發(fā)式增長的驅(qū)動(dòng)下，基于Chiplet的2.5D/3D先進(jìn)封裝技術(shù)正成為突破傳統(tǒng)SoC芯片性能瓶頸的核心解決方案。隨著GPT-4、Gemini等千億級(jí)參數(shù)AI模型的迭代，云端和終端設(shè)備對(duì)算力-存力-運(yùn)力的協(xié)同需求已超越傳統(tǒng)單片集成能力邊界。Chiplet技術(shù)通過異構(gòu)集成、混合鍵合、背部供電等創(chuàng)新工藝，使2030年單芯片晶體管規(guī)模有望突破萬億級(jí)，達(dá)到傳統(tǒng)SoC的5倍集成密度。
這一技術(shù)革新帶來系統(tǒng)性設(shè)計(jì)挑戰(zhàn)：跨芯片-中介層-封裝的三維協(xié)同設(shè)計(jì)復(fù)雜度呈指數(shù)級(jí)增長，涉及信號(hào)完整性、電源噪聲、熱應(yīng)力等多物理場(chǎng)耦合問題。傳統(tǒng)EDA工具在系統(tǒng)級(jí)仿真精度、大規(guī)?；ミB分析效率等方面已顯不足。芯和半導(dǎo)體開發(fā)的STCO（系統(tǒng)級(jí)協(xié)同優(yōu)化）EDA平臺(tái)，創(chuàng)新構(gòu)建從RDL布線到基板設(shè)計(jì)的全流程解決方案，支持TSMC CoWoS、Intel EMIB等主流工藝，其異構(gòu)集成電磁仿真引擎可實(shí)現(xiàn)百億級(jí)互連結(jié)構(gòu)的精準(zhǔn)建模，將設(shè)計(jì)驗(yàn)證效率提升10倍以上。
當(dāng)前產(chǎn)業(yè)生態(tài)已形成完整技術(shù)矩陣：臺(tái)積電的CoWoS-S/R/L、三星的I-Cube等先進(jìn)封裝工藝，與HBM3、PCIe 6.0等高速接口標(biāo)準(zhǔn)協(xié)同發(fā)展。隨著玻璃基板、光電共封裝等前沿技術(shù)的成熟，先進(jìn)封裝正從芯片級(jí)集成向系統(tǒng)級(jí)集成演進(jìn)，為AI芯片持續(xù)突破性能功耗墻提供核心支撐。這一技術(shù)路徑的突破，標(biāo)志著后摩爾時(shí)代半導(dǎo)體產(chǎn)業(yè)從制程微縮向系統(tǒng)集成的戰(zhàn)略轉(zhuǎn)型。
從本次峰會(huì)各企業(yè)領(lǐng)袖的分享可以觀測(cè)到國產(chǎn)先進(jìn)封裝通過工藝創(chuàng)新-標(biāo)準(zhǔn)制定-生態(tài)協(xié)同三位一體發(fā)展，在降低設(shè)計(jì)成本（IP復(fù)用節(jié)省30%）、提升集成密度（達(dá)傳統(tǒng)SoC的5倍）、拓展應(yīng)用場(chǎng)景（AI/光通信/汽車）等維度形成差異化優(yōu)勢(shì)。隨著玻璃基板、光電共封裝等前沿技術(shù)布局，中國正從"封裝代工"向"系統(tǒng)級(jí)集成創(chuàng)新"躍遷，成為全球半導(dǎo)體產(chǎn)業(yè)變革的關(guān)鍵推動(dòng)者。
