芯耀
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在當(dāng)今的許多高頻系統(tǒng)中，關(guān)鍵規(guī)格的實(shí)現(xiàn)不僅需要對器件本身進(jìn)行精確優(yōu)化，還需要對其所有外圍模塊進(jìn)行優(yōu)化。為了獲得最佳結(jié)果，必須對所有這些組件有透徹的理解并設(shè)計出良好的系統(tǒng)。這在射頻采樣模數(shù)轉(zhuǎn)換器（ADC）的應(yīng)用中尤其如此，其中采樣時鐘可能會使用高性能合成器來生成具有極低噪聲的高頻時鐘信號。
這些合成器需要經(jīng)過精心設(shè)計，以獲得最佳的集成噪聲性能，因?yàn)檫@會直接影響ADC的信噪比（SNR）性能。本應(yīng)用報告有助于理解這些性能規(guī)格，展示了如何進(jìn)行優(yōu)化過程，并提供了有助于達(dá)到最高性能水平的相關(guān)信息。
1、ADC的SNR
ADC的信噪比（SNR）是一項關(guān)鍵規(guī)格。該規(guī)格的高數(shù)值表明ADC能夠更好地區(qū)分所需的輸入信號和在采樣過程中同時捕獲到的不需要的噪聲。ADC的SNR主要有三個貢獻(xiàn)因素：ADC的量化噪聲和熱噪聲（不隨輸入頻率變化）以及時鐘抖動（取決于頻率）。圖1-1顯示了一個ADC熱噪聲為62.5 dBFs和時鐘SNR（時鐘抖動tclock_jitter為50 fs）的示例。時鐘的SNR可以通過知道信號的頻率和抖動（在第2節(jié)中討論）并使用公式1來推導(dǎo)得出：
如圖所示，ADC的高信噪比（SNR）在低輸入頻率時得以保持，但在較高輸入頻率時，時鐘SNR開始成為主導(dǎo)因素。
圖1-1 ADC和時鐘jitter對SNR的貢獻(xiàn)
既然已經(jīng)了解了當(dāng)時鐘抖動為50fs時，時鐘抖動對總信噪比（SNR）的影響，接下來我們來看性能較低（抖動較高）的時鐘所產(chǎn)生的影響。如圖1-2所示，時鐘的抖動越高，在ADC輸入頻率較高時，時鐘性能對SNR的劣化影響就越嚴(yán)重。因此，確保時鐘抖動盡可能低至關(guān)重要，并且可以根據(jù)高頻合成器時鐘源的不同參數(shù)調(diào)整這一規(guī)格，以實(shí)現(xiàn)最佳的低抖動值。
圖1-2 不同時鐘jitter對總的SNR的影響
2、理解相位噪聲、抖動和信噪比（SNR）
為了設(shè)計和找出最低的抖動，首先需要了解來自合成器的時鐘信號的相位噪聲。在時域中，理想的正弦波時鐘信號看起來像圖2-1左下角的波形。然而，在現(xiàn)實(shí)中，由于頻率合成器組件的實(shí)際不完善性，會產(chǎn)生額外的噪聲，使波形偏離其理想位置。同樣地，將相同的正弦波轉(zhuǎn)換到頻域中，它在振蕩頻率處表現(xiàn)為一個單一的脈沖。噪聲的增加以相位噪聲的形式出現(xiàn)（位于理想脈沖旁邊的裙邊）。合成器的低相位噪聲意味著信號更純凈，性能更好，并且最終用于為ADC提供時鐘時抖動更低（將在第3節(jié)中討論）。
圖2-1 時域和頻域中的相位噪聲
相位噪聲定義為（在偏離振蕩信號某一頻率處，帶寬為1赫茲的）噪聲與振蕩信號幅度之比。積分噪聲本質(zhì)上是振蕩信號在定義范圍內(nèi)的所有偏移頻率上相位噪聲的總和（見圖2-2）。抖動是通過使用積分噪聲和信號頻率，根據(jù)公式2推導(dǎo)得出的：
所選擇的積分范圍非常重要。這由ADC的采樣設(shè)置決定。積分范圍的下限（更接近振蕩信號）由[采樣率]/[FFT大小]的一半決定。例如，在采樣率為2949.12 MHz、FFT大小為65536的情況下，積分范圍下限可達(dá)22.5 kHz。因此，積分范圍下限越低，較低偏移處的相位噪聲就越重要。
圖2-2 相位噪聲和jitter的定義
3、最低抖動jitter的設(shè)計
現(xiàn)在我們專注于如何使ADC時鐘源的抖動盡可能低。圖3-1顯示了輸出頻率為2949.12 MHz時的相位噪聲圖。黑線表示閉環(huán)（鎖定）相位噪聲，紅線表示開環(huán)（自由運(yùn)行VCO）相位噪聲。此外，PLL噪聲由閃爍噪聲分量（灰線）和平坦的PLL噪聲基底分量（藍(lán)線）建模。這兩條線的總和即為PLL噪聲。環(huán)路帶寬（相位噪聲開始滾降的位置）大約在100 kHz偏移處。如果環(huán)路帶寬較低，VCO噪聲會推入到較低偏移的相位噪聲中；如果環(huán)路帶寬較高，它可能會將PLL相位噪聲推入到VCO區(qū)域。
通常，為了設(shè)計具有最低抖動的環(huán)路濾波器，PLL噪聲模型與VCO相交的點(diǎn)是最優(yōu)點(diǎn)（在本例中約為120 kHz）。這個環(huán)路帶寬由時鐘源的環(huán)路濾波器組件決定，或者在這種情況下，由RF合成器（集成PLL+VCO）決定。
圖3-1 包含58fs jitter的2949.12M采樣時鐘
4、影響抖動jitter的因素
合成器的相位噪聲主要是由相位鎖定環(huán)（PLL）和壓控振蕩器（VCO）共同決定的。數(shù)據(jù)表上能告訴你能實(shí)現(xiàn)多低抖動的規(guī)格參數(shù)是歸一化PLL噪聲基底（PLL品質(zhì)因數(shù)）、歸一化PLL閃爍噪聲（每十倍頻變化10 dB）以及數(shù)據(jù)表上的VCO開環(huán)相位噪聲。PLL品質(zhì)因數(shù)和閃爍噪聲分別在公式3和公式4中描述。從公式3中可以看到的關(guān)系是，fPD加倍基本上會使[20 × log]部分減少6 dB，而使[10 × log]部分增加3 dB，所以總體上PLL平坦噪聲減少3 dB。這是改善PLL貢獻(xiàn)的相位噪聲的方面之一。
其中：
? fPD 是合成器的相位檢測器頻率
? fVCO 是壓控振蕩器的頻率
在圖4-1中，黑線表示原始相位噪聲，對應(yīng)的抖動為58 fs。但如果PLL相位噪聲較差，如紅線中平坦部分所示有所上升，抖動就會增加（本例中為78 fs）。VCO相位噪聲也有很大影響。觀察灰線，在這種情況下，VCO相位噪聲退化，導(dǎo)致抖動增加到110 fs。通過選擇一個在這兩個方面性能都良好的器件，然后為合成器設(shè)計一個性能優(yōu)異的環(huán)路濾波器，以在環(huán)路帶寬附近獲得最佳的相位噪聲響應(yīng)，可以優(yōu)化抖動至最低，從而為ADC提供最高信噪比（SNR）的時鐘信號。
圖4-1 PLL和VCO的相位噪聲貢獻(xiàn)
在信號幅度方面也有改善合成器抖動的考慮，因?yàn)樾盘柗葧绊懺肼暬?，從而影響由較高偏移引起的抖動。這一現(xiàn)象可以通過利森（Leeson）方程來觀察，其中相位噪聲水平基底隨信號源的輸出功率以（1/Ps）的因子變化。在某個點(diǎn)上，時鐘源的噪聲基底將占據(jù)主導(dǎo)地位，此時抖動將不再進(jìn)一步改善（如圖4-2所示，大約在0dBm左右）。因此，時鐘源的幅度應(yīng)設(shè)計至少達(dá)到這一水平。因此，需要一種具有極低噪聲基底以及能夠輸出更高功率以達(dá)到該噪聲基底水平的合成器器件。如前面關(guān)于抖動積分范圍的討論所述，上限越高，這種高偏移相位噪聲對整體抖動的影響就越大。
圖4-2 采樣時鐘幅度
