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VGA彩色信號(hào)顯示控制器設(shè)計(jì)Verilog代碼Quartus仿真

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2-2401160U231331.doc

共1個(gè)文件

名稱:VGA彩色信號(hào)顯示控制器設(shè)計(jì)Verilog代碼Quartus仿真

軟件:Quartus

語言:Verilog

代碼功能:

VGA彩色信號(hào)顯示控制器設(shè)計(jì)

設(shè)計(jì)要求:

1.輸入量為式選擇鍵MD,時(shí)鐘信號(hào)CLK,選用實(shí)驗(yàn)箱中的13MHZ軸出量為VGA顯示器的場(chǎng)同步信號(hào)VS,行同步信號(hào)HS,以及彩色信號(hào)R、G、B;

2.根據(jù)VGA工業(yè)標(biāo)準(zhǔn),產(chǎn)生正確的行、場(chǎng)掃描信號(hào);

3.每按動(dòng)一次模式選擇鍵MD,輸出全屏改安一種顏色,循環(huán)顯示顏色分別為:黑色、藍(lán)色、紅色品紅、綠色、青色、黃色、白色行場(chǎng)掃描信號(hào)可以通過設(shè)配計(jì)數(shù)器獲得;顏色數(shù)據(jù)可以由程序生成;

4.將頂層文件下載至實(shí)驗(yàn)箱中的核心芯片EP1C3T144C8中,利用實(shí)驗(yàn)箱上面的按鍵、時(shí)鐘信號(hào)和VGA接口、VGA顯示器,進(jìn)行演示。

FPGA代碼Verilog/VHDL代碼資源下載:www.hdlcode.com

演示視頻:

設(shè)計(jì)文檔:

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 管腳分配

6. 仿真圖

整體仿真圖

由于設(shè)置的VGA顯示分辨率為640 x 480,行同步信號(hào)累計(jì)525個(gè)后才會(huì)有場(chǎng)同步信號(hào),由于quartus仿真時(shí)間有限,沒有仿真到場(chǎng)同步信號(hào)的變化。

VGA同步信號(hào)產(chǎn)生模塊

由于設(shè)置的VGA顯示分辨率為640 x 480,行同步信號(hào)累計(jì)525個(gè)后才會(huì)有場(chǎng)同步信號(hào),由于quartus仿真時(shí)間有限,沒有仿真到場(chǎng)同步信號(hào)的變化。

RGB圖像信號(hào)模塊

部分代碼展示:

//VGA彩色信號(hào)顯示控制器設(shè)計(jì)
//?1.?輸入量為模式選擇鍵MD,時(shí)鐘信號(hào)CLK,選用實(shí)驗(yàn)箱中的13MHZ。輸出量為VGA顯示器的場(chǎng)同步信號(hào)VS,行同步信號(hào)HS,以及彩色信號(hào)R、G、B。
//?2.?根據(jù)VGA工業(yè)標(biāo)準(zhǔn),產(chǎn)生正確的行、場(chǎng)掃描信號(hào);
//?3.每按動(dòng)一次模式選擇鍵MD,輸出全屏改變一種顏色,循環(huán)顯示顏色分別為:黑色、藍(lán)色、紅色、品紅、綠色、青色、黃色、白色。
//?行場(chǎng)掃描信號(hào)可以通過設(shè)置計(jì)數(shù)器獲得;顏色數(shù)據(jù)可以由程序生成;
module?VGA(
input?clk,//時(shí)鐘選用實(shí)驗(yàn)箱中的13MHZ
input?rst,//復(fù)位
input?MD,//模式選擇鍵MD,每按動(dòng)一次模式選擇鍵MD,輸出全屏改變一種顏色
output?VS,//場(chǎng)同步信號(hào)VS
output?HS,//行同步信號(hào)HS
output?[3:0]?R,//彩色信號(hào)R
output?[3:0]?G,//彩色信號(hào)G
output?[3:0]?B?//彩色信號(hào)B
);
wire??video_on;//圖像有效信號(hào)
//VGA同步模塊
vga_sync????i_vga_sync(
.clk(clk),//時(shí)鐘?
.rst(rst),?//復(fù)位
.hsync(HS),//行同步信號(hào)HS
.vsync(VS),?//場(chǎng)同步信號(hào)VS
.video_on(video_on)//圖像有效信號(hào)
);

點(diǎn)擊鏈接獲取代碼文件:http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=571

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