芯耀
1.5萬
1.華大九天：模擬電路的「中國(guó)芯」領(lǐng)航者
公司背景：成立于2009 年，脫胎于中國(guó)華大集成電路設(shè)計(jì)集團(tuán)，是國(guó)內(nèi)唯一實(shí)現(xiàn)模擬電路設(shè)計(jì)全流程覆蓋的 EDA 企業(yè)。2024 年收購(gòu)芯和半導(dǎo)體后，技術(shù)版圖擴(kuò)展至射頻仿真與先進(jìn)封裝領(lǐng)域，形成 “模擬 + 數(shù)字 + 射頻 + 封裝” 全棧能力。其研發(fā)團(tuán)隊(duì)匯聚了全球頂尖人才，核心成員來自斯坦福、伯克利等名校，研發(fā)投入占比常年超過 30%。
主流產(chǎn)品：Empyrean ALPS? 系列：基于 GPU 加速的 SPICE 模擬器，在 3nm 后仿測(cè)試中實(shí)現(xiàn) 3-5 倍加速，與英偉達(dá)合作將 20 天的仿真縮短至 2 小時(shí)。2024 年 DAC 大會(huì)上，其 Empyrean ALPS RF 的 PSS/HB 分析在后仿測(cè)例中相比傳統(tǒng)方式加速 3-5 倍，基于 CPU-GPU 異構(gòu)加速技術(shù)在 HB 分析中再提升 10 倍。
Empyrean Liberal?：自動(dòng)化特征化提取工具，處理嵌入式存儲(chǔ)器和 IP 塊的表征時(shí)間從幾天縮短至幾小時(shí)，被中芯國(guó)際 28nm 產(chǎn)線標(biāo)配。
Empyrean Patron：與 Diodes 合作用于汽車芯片的 EM/IR 分析，顯著提升電磁分析流程的準(zhǔn)確性。
競(jìng)爭(zhēng)優(yōu)勢(shì)：全流程覆蓋：模擬電路工具支持5nm 工藝，平板顯示 EDA 全球市占率超 50%，客戶包括中芯國(guó)際、華為等頭部企業(yè)。技術(shù)壁壘：獨(dú)創(chuàng)的異構(gòu)智能矩陣求解技術(shù)SMS-GT，在保持 100% True SPICE 精度的情況下，性能相比 CPU 架構(gòu)提升 10 余倍。
未來方向：開發(fā)AI 驅(qū)動(dòng)的設(shè)計(jì)工具，如基于大模型的電路優(yōu)化算法，計(jì)劃 2026 年推出首款 AI 輔助模擬電路設(shè)計(jì)平臺(tái)。
拓展數(shù)字芯片驗(yàn)證領(lǐng)域，對(duì)標(biāo)Synopsys 的 Design Compiler，目前已完成邏輯綜合工具的原型開發(fā)。
2.概倫電子：3nm 工藝的「建模狙擊手」
公司背景：2010 年成立于上海，聚焦器件建模與仿真，是全球唯三支持 3nm 工藝的建模工具商。2024 年?duì)I收同比增長(zhǎng) 25.74%，客戶覆蓋臺(tái)積電、三星等全球前十大晶圓廠中的 9 家。其核心團(tuán)隊(duì)擁有超過 20 年的行業(yè)經(jīng)驗(yàn)，技術(shù)骨干曾主導(dǎo)國(guó)際巨頭的 3nm 工藝建模項(xiàng)目。
主流產(chǎn)品：
NanoSpice?：通過三星 3nm 和 4nm 工藝認(rèn)證，在模擬 IP 的大規(guī)模后仿網(wǎng)表仿真中表現(xiàn)出優(yōu)異的收斂性和準(zhǔn)確性，可處理五千萬元件以上規(guī)模的電路仿真，性能優(yōu)于其他商業(yè) SPICE 仿真器。
NanoDesigner：全流程解決方案，支持存儲(chǔ)器及模擬 / 混合信號(hào)電路的設(shè)計(jì)與驗(yàn)證，已應(yīng)用于華為海思的 5G 射頻芯片開發(fā)。
競(jìng)爭(zhēng)優(yōu)勢(shì)：在器件建模領(lǐng)域擁有300 + 專利，核心工具被中芯國(guó)際 28nm 產(chǎn)線標(biāo)配，良率分析工具打破國(guó)際壟斷。與三星建立長(zhǎng)期合作，連續(xù)三年獲得“最佳 EDA 供應(yīng)商” 稱號(hào)，其工具被納入三星 3nm 工藝設(shè)計(jì)套件。
未來方向：開發(fā)支持3D IC 的建模工具，適應(yīng) Chiplet 技術(shù)趨勢(shì)，計(jì)劃 2025 年推出首款 3D 封裝協(xié)同仿真平臺(tái)。
布局AI 驅(qū)動(dòng)的參數(shù)優(yōu)化算法，提升仿真效率，目前已在部分客戶中實(shí)現(xiàn) 15% 的仿真時(shí)間縮減。
3.芯華章：數(shù)字驗(yàn)證的「AI 破局者」
公司背景：2020 年成立于南京，由 EDA 領(lǐng)域資深專家傅勇、林財(cái)欽領(lǐng)銜，團(tuán)隊(duì)碩博比例超 80%。2024 年發(fā)布 AI 驅(qū)動(dòng)的驗(yàn)證工具 GalaxEC-HEC，將雙精度乘加算子證明時(shí)間從 89 小時(shí)降至 11 小時(shí)。其研發(fā)投入年均增長(zhǎng) 40%，2024 年獲得大基金二期戰(zhàn)略投資。
主流產(chǎn)品：
智V 驗(yàn)證平臺(tái)：集成智能調(diào)試、編譯、云原生技術(shù)，支持?jǐn)?shù)十億門級(jí)芯片驗(yàn)證，覆蓋高性能計(jì)算、AI 芯片等領(lǐng)域。在某自動(dòng)駕駛芯片項(xiàng)目中，調(diào)試周期縮短 40%。
樺敏HuaEmuE1：國(guó)內(nèi)首臺(tái)超百億門硬件仿真系統(tǒng)，滿足 150 億門芯片的驗(yàn)證需求，已應(yīng)用于寒武紀(jì) AI 芯片量產(chǎn)前的系統(tǒng)級(jí)驗(yàn)證。
AI 驅(qū)動(dòng)的 RTL 代碼自動(dòng)糾錯(cuò)系統(tǒng)：通過知識(shí)圖譜與因果推理模型，精準(zhǔn)定位錯(cuò)誤根源，在中興微電子項(xiàng)目中開發(fā)效率提升 40% 以上。
競(jìng)爭(zhēng)優(yōu)勢(shì)：將大模型植入驗(yàn)證工具，錯(cuò)誤預(yù)測(cè)準(zhǔn)確率達(dá) 92%，調(diào)試周期縮短 40%。與中興微電子聯(lián)合研發(fā)的 SVA 生成工具，復(fù)雜斷言開發(fā)效率提升 40% 以上。全流程工具鏈：從邏輯仿真到原型驗(yàn)證的完整解決方案，客戶包括飛騰、中興微電子等60 余家企業(yè)。
未來方向：開發(fā)基于RISC-V 的驗(yàn)證生態(tài)，在 “香山” 處理器項(xiàng)目中支持高速 PCIe 接口混合仿真，計(jì)劃 2025 年推出 RISC-V 專用驗(yàn)證套件。探索云端EDA 模式，推出按需付費(fèi)的驗(yàn)證云服務(wù)，降低中小客戶使用門檻。
4.廣立微：良率提升的「晶圓制造魔法師」
公司背景：2003 年成立于杭州，2022 年科創(chuàng)板上市，提供 “軟件 + 測(cè)試設(shè)備 + 數(shù)據(jù)分析” 一體化方案。2024 年?duì)I收 5.47 億元，軟件開發(fā)業(yè)務(wù)毛利率高達(dá) 85.96%。其技術(shù)團(tuán)隊(duì)在測(cè)試芯片設(shè)計(jì)領(lǐng)域擁有 18 年經(jīng)驗(yàn)，核心成員曾主導(dǎo)臺(tái)積電 16nm 工藝良率提升項(xiàng)目。
主流產(chǎn)品：
WAT 測(cè)試設(shè)備：國(guó)內(nèi)市占率 30%，支持晶圓級(jí)電性測(cè)試，電流精度達(dá)皮安級(jí)，客戶包括三星、SK 海力士。2024 年推出 T4000 Max 半導(dǎo)體參數(shù)測(cè)試機(jī)，采用自研高性能矩陣開關(guān)構(gòu)架，適用于工藝研發(fā)、晶圓級(jí)可靠性等多種場(chǎng)景。
Semitronix：良率分析軟件，通過機(jī)器學(xué)習(xí)預(yù)測(cè)芯片缺陷，在長(zhǎng)鑫存儲(chǔ) 17nm DRAM 項(xiàng)目中，量產(chǎn)良率提升至 95% 以上。
競(jìng)爭(zhēng)優(yōu)勢(shì)：唯一同時(shí)擁有EDA 軟件和測(cè)試設(shè)備的廠商，形成閉環(huán)解決方案，測(cè)試設(shè)備與軟件協(xié)同優(yōu)化可提升測(cè)試效率 30%。產(chǎn)品進(jìn)入中國(guó)臺(tái)灣、韓國(guó)市場(chǎng)，測(cè)試設(shè)備通過華虹集團(tuán)、粵芯半導(dǎo)體等驗(yàn)證。
未來方向：開發(fā)基于AI 的缺陷分類算法，計(jì)劃 2025 年推出新一代 SemiMind 平臺(tái)，檢測(cè)精度提升至 99.9%。拓展第三代半導(dǎo)體測(cè)試設(shè)備，已完成碳化硅器件測(cè)試方案開發(fā)，2025 年將推出氮化鎵專用測(cè)試設(shè)備。
5.國(guó)微思爾芯：原型驗(yàn)證的「速度之王」
公司背景：成立于2004 年，隸屬國(guó)微集團(tuán)，專注于 FPGA 原型驗(yàn)證和硬件仿真。2024 年發(fā)布全球首款支持 UCIe 2.0 的原型驗(yàn)證系統(tǒng)，仿真速率高達(dá) 10M Hz。其研發(fā)團(tuán)隊(duì)擁有 15 年以上原型驗(yàn)證經(jīng)驗(yàn)，核心成員曾參與蘋果 A 系列芯片的驗(yàn)證項(xiàng)目。
主流產(chǎn)品：芯神匠（Genesis Architect）：架構(gòu)設(shè)計(jì)軟件，支持 RISC-V 處理器建模，在香山處理器項(xiàng)目中實(shí)現(xiàn)時(shí)鐘精確度突破，幫助中科院計(jì)算所縮短開發(fā)周期 6 個(gè)月。
芯神馳（PegaSim）：軟件仿真工具，與硬件仿真器協(xié)同驗(yàn)證，在某 AI 芯片項(xiàng)目中，調(diào)試效率提升 50%。
芯神瞳S8 系列：第 8 代原型驗(yàn)證系統(tǒng)，采用 AMD Versal Premium 芯片，支持超大規(guī)模 SoC 設(shè)計(jì)，仿真速率比傳統(tǒng)方案提升 30%-50%。
競(jìng)爭(zhēng)優(yōu)勢(shì)：原型驗(yàn)證系統(tǒng)支持上百顆FPGA，處理超大規(guī)模 SoC 設(shè)計(jì)，效率比傳統(tǒng)方案提升 30%-50%。生態(tài)合作：與Arm、RISC-V 基金會(huì)深度合作，適配開源架構(gòu)，已為 600 余家企業(yè)提供驗(yàn)證服務(wù)。
未來方向：開發(fā)支持3D 封裝的原型驗(yàn)證工具，適應(yīng) Chiplet 設(shè)計(jì)趨勢(shì)，計(jì)劃 2025 年推出首款 3D IC 協(xié)同驗(yàn)證平臺(tái)。
探索AI 驅(qū)動(dòng)的自動(dòng)化調(diào)試技術(shù)，利用大模型自動(dòng)生成調(diào)試腳本，降低用戶操作門檻。
6.芯和半導(dǎo)體：射頻與封裝的「隱形冠軍」
公司背景：2008 年成立于上海，專注于半導(dǎo)體封裝和系統(tǒng)級(jí)仿真。2024 年華大九天收購(gòu)后，其射頻仿真工具成為國(guó)產(chǎn)替代關(guān)鍵一環(huán)。其技術(shù)團(tuán)隊(duì)在射頻仿真領(lǐng)域擁有 12 年經(jīng)驗(yàn)，核心成員曾主導(dǎo)英特爾 10nm 工藝封裝設(shè)計(jì)。
主流產(chǎn)品：Xpeedic 封裝仿真工具：支持 2.5D/3D IC 封裝設(shè)計(jì)，精度對(duì)標(biāo)西門子 EDA 的 Xcelium，在某 5G 基站芯片項(xiàng)目中，信號(hào)完整性分析效率提升 40%。
射頻電路設(shè)計(jì)套件：覆蓋毫米波雷達(dá)、5G 基站等高頻場(chǎng)景，技術(shù)通過華為認(rèn)證，已應(yīng)用于中興通訊的 5G 射頻模塊開發(fā)。
3DIC Chiplet 多物理場(chǎng)仿真平臺(tái)：支持信號(hào)完整性、電源完整性、熱和應(yīng)力分析，獲得多家國(guó)際算力芯片企業(yè)認(rèn)可。
競(jìng)爭(zhēng)優(yōu)勢(shì)：在射頻仿真和先進(jìn)封裝領(lǐng)域市占率超20%，技術(shù)壁壘高，擁有 100 + 專利。
產(chǎn)學(xué)研結(jié)合：與中科院微電子所合作，推動(dòng)國(guó)產(chǎn)封裝工藝突破，參與國(guó)家02 專項(xiàng) “2.5D/3D 封裝 EDA 工具開發(fā)”。
未來方向：開發(fā)支持Chiplet 的系統(tǒng)級(jí)仿真工具，適應(yīng)異構(gòu)集成趨勢(shì)，計(jì)劃 2025 年推出首款 Chiplet 協(xié)同設(shè)計(jì)平臺(tái)。拓展汽車電子領(lǐng)域，已為比亞迪開發(fā)車規(guī)級(jí)封裝仿真方案，2025 年將推出專用工具套件。
7.紫光同創(chuàng)：可編程芯片的「生態(tài)構(gòu)建者」
公司背景：2013 年成立于深圳，隸屬紫光集團(tuán)，專注于可編程系統(tǒng)平臺(tái)芯片及 EDA 工具。2024 年獲交銀投資入股，注冊(cè)資本增至 5.17 億元。其研發(fā)團(tuán)隊(duì)擁有 10 年以上 FPGA 開發(fā)經(jīng)驗(yàn)，核心成員曾參與賽靈思7系列 FPGA 的開發(fā)。
主流產(chǎn)品：
Pango Design Suite：FPGA 開發(fā)工具，支持國(guó)產(chǎn) RISC-V 處理器集成，適配龍芯、飛騰架構(gòu)，在某邊緣計(jì)算項(xiàng)目中，功耗降低 30%。
高性能計(jì)算EDA 流程：覆蓋從前端設(shè)計(jì)到后端驗(yàn)證的完整鏈條，應(yīng)用于超算領(lǐng)域，支持百億門級(jí)芯片設(shè)計(jì)。
競(jìng)爭(zhēng)優(yōu)勢(shì)：靈活性與適配性：可編程芯片支持用戶自定義配置，在AI 加速、邊緣計(jì)算領(lǐng)域表現(xiàn)優(yōu)異，產(chǎn)品性價(jià)比比國(guó)際競(jìng)品低 30%。納入國(guó)家大基金二期投資，獲得研發(fā)資源傾斜，2024 年入選 “中國(guó)芯” 優(yōu)秀支撐服務(wù)產(chǎn)品。
未來方向：開發(fā)支持AI 加速的 FPGA 工具，提升算力密度，計(jì)劃 2025 年推出首款支持 AI 算子加速的 FPGA 開發(fā)套件。構(gòu)建RISC-V 開源生態(tài)，與 RISC-V 基金會(huì)合作推出開源 IP 庫，降低開發(fā)者門檻。
8.合見工軟：全棧 EDA 的「跨界黑馬」
公司背景：2020 年成立于上海，獲大基金二期投資，專注于高性能工業(yè)軟件。2024 年完成近十億元 A 輪融資，發(fā)布多款數(shù)字芯片設(shè)計(jì)工具。其核心團(tuán)隊(duì)來自新思科技、Cadence 等國(guó)際巨頭，擁有 20 年以上 EDA 行業(yè)經(jīng)驗(yàn)。
主流產(chǎn)品：覆蓋邏輯綜合、布局布線、物理驗(yàn)證全流程，支持 7nm 工藝，在某 AI 芯片項(xiàng)目中，設(shè)計(jì)周期縮短 20%。
AI 驅(qū)動(dòng)的功耗優(yōu)化工具：通過機(jī)器學(xué)習(xí)降低芯片動(dòng)態(tài)功耗 15%-20%，已應(yīng)用于寒武紀(jì) MLU370 芯片量產(chǎn)。
競(jìng)爭(zhēng)優(yōu)勢(shì)：國(guó)內(nèi)少數(shù)提供數(shù)字芯片全流程工具的廠商，對(duì)標(biāo)Synopsys 的 IC Compiler，布局布線工具在某 5G 基站芯片項(xiàng)目中，時(shí)序收斂率提升至 95%。融資后加速技術(shù)迭代，市場(chǎng)份額快速提升，2024 年客戶數(shù)量增長(zhǎng) 150%。
未來方向：開發(fā)支持3nm 工藝的物理設(shè)計(jì)工具，計(jì)劃 2025 年推出首款 3nm 布局布線引擎，突破國(guó)際封鎖。探索云端 EDA 服務(wù)，推出按需付費(fèi)的設(shè)計(jì)云平臺(tái)，服務(wù)中小芯片企業(yè)。
9.思爾芯：RISC-V 的「開源先鋒」
公司背景：2004 年成立于上海，國(guó)內(nèi)首家數(shù)字 EDA 企業(yè)，專注 RISC-V 驗(yàn)證與原型設(shè)計(jì)。2024 年發(fā)布基于大模型的 SVA 生成工具，覆蓋 20% 以上傳統(tǒng)手工易遺漏的邊界場(chǎng)景。其研發(fā)團(tuán)隊(duì)擁有15年以上數(shù)字驗(yàn)證經(jīng)驗(yàn)，核心成員曾參與 RISC-V 基金會(huì)的驗(yàn)證標(biāo)準(zhǔn)制定。
主流產(chǎn)品：
芯華章智V 驗(yàn)證平臺(tái)：支持 RISC-V 處理器的亂序執(zhí)行建模，在香山處理器項(xiàng)目中實(shí)現(xiàn)高精度仿真，幫助中科院計(jì)算所縮短驗(yàn)證周期 3 個(gè)月。
EDA 云服務(wù)：提供按需付費(fèi)的驗(yàn)證解決方案，降低中小企業(yè)使用門檻，某初創(chuàng)公司通過云服務(wù)將驗(yàn)證成本降低 60%。
競(jìng)爭(zhēng)優(yōu)勢(shì)：與RISC-V 基金會(huì)合作，推動(dòng)國(guó)產(chǎn)處理器工具鏈完善，已發(fā)布 10 + 款 RISC-V 專用驗(yàn)證 IP。與西電、復(fù)旦共建聯(lián)合實(shí)驗(yàn)室，培養(yǎng)行業(yè)人才，累計(jì)輸送500+EDA 工程師。
未來方向：開發(fā)支持RISC-V 向量擴(kuò)展的驗(yàn)證工具，適配 AI 芯片需求，計(jì)劃 2025 年推出首款 RISC-V 向量單元驗(yàn)證套件。
10.安路科技：FPGA 的「國(guó)產(chǎn)革新者」
公司背景：2011 年成立于上海，國(guó)產(chǎn) FPGA 領(lǐng)軍企業(yè)，2024 年 FPGA 大賽中支持的參賽隊(duì)伍作品提交率提升至 46%。其研發(fā)團(tuán)隊(duì)擁有 10 年以上 FPGA 開發(fā)經(jīng)驗(yàn)，核心成員曾參與 Xilinx Virtex UltraScale + 的開發(fā)。
主流產(chǎn)品：TD/FD 開發(fā)軟件：支持從 RTL 綜合到位流生成的完整流程，內(nèi)置 RISC-V 處理器硬核，在某工業(yè)控制項(xiàng)目中，邏輯資源占用減少 20%。
Chip Watcher 調(diào)試工具：支持在線和離線調(diào)試，定位問題速度比傳統(tǒng)方案快 3 倍，已應(yīng)用于大疆無人機(jī)的飛控芯片開發(fā)。
競(jìng)爭(zhēng)優(yōu)勢(shì)：內(nèi)置RISC-V 內(nèi)核 MCU，減少邏輯資源占用，成本比國(guó)際競(jìng)品低 30%，在中小規(guī)模 FPGA 市場(chǎng)市占率超 40%。與高校合作推出入門級(jí)開發(fā)板，培養(yǎng)潛在用戶群體，累計(jì)服務(wù)100 + 高校，學(xué)生用戶超 5 萬人。
未來方向：開發(fā)支持PCIe 6.0 的 FPGA 工具，適配高速接口需求，計(jì)劃 2025 年推出首款支持 PCIe 6.0 的 FPGA 開發(fā)套件。
寫在最后的話，國(guó)產(chǎn)EDA的春天才剛剛起步~~
國(guó)產(chǎn)EDA 在 3nm 工藝（華大九天、概倫電子）、AI 驅(qū)動(dòng)（芯華章）、Chiplet（芯和半導(dǎo)體）等領(lǐng)域取得進(jìn)展，但全流程工具鏈仍依賴國(guó)際巨頭。
與晶圓廠、IP 供應(yīng)商的合作加深（如華大九天與中芯國(guó)際共建 Chiplet 產(chǎn)線），但生態(tài)協(xié)同仍需加強(qiáng)。全球EDA 人才稀缺，企業(yè)通過國(guó)內(nèi)國(guó)內(nèi)頂級(jí)高校合作加速人才培養(yǎng)。
差異化競(jìng)爭(zhēng)格局，新思科技、Cadence 在中國(guó)區(qū)降價(jià)應(yīng)對(duì)，國(guó)產(chǎn) EDA 需在差異化市場(chǎng)（如 RISC-V、汽車電子）建立優(yōu)勢(shì)。
國(guó)內(nèi)EDA 廠商都采用 “點(diǎn)工具突破、全流程追趕” 的策略，逐步打破國(guó)際壟斷。從華大九天的模擬電路全流程，到芯華章的 AI 驗(yàn)證工具，再到思爾芯的 RISC-V 生態(tài)，每一家企業(yè)都在各自領(lǐng)域書寫著國(guó)產(chǎn)替代的傳奇。
整理了國(guó)內(nèi)最全EDA 廠商詳細(xì)列表清單，整個(gè)清單信息比較豐富，受篇幅限制，僅展示少部分廠商內(nèi)容。
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