什么是晶邊刻蝕（Bevel Etch）工藝？

在介紹Bevel Etch工藝前，先簡(jiǎn)單介紹薄膜工藝：化學(xué)氣相沉積（Chemical vapor deposition，CVD）是通過(guò)氣體混合的化學(xué)反 應(yīng)在硅片表面沉積一層固體膜的工藝。硅片表面及其鄰近的區(qū)域被加熱起來(lái)向反 應(yīng)系統(tǒng)提供附加能量。當(dāng)化合物在反應(yīng)腔中混合并進(jìn)行反應(yīng)時(shí)，就會(huì)發(fā)生化學(xué)氣相沉積過(guò)程。原子或分子會(huì)沉積在硅片表面成膜。

成膜過(guò)程中，反應(yīng)氣體可以通過(guò)晶圓邊緣與設(shè)備硬件的縫隙一直進(jìn)入到晶圓的背面。成膜完成后，除了晶圓正面，在側(cè)邊和背面也生長(zhǎng)了一層薄膜。由于反應(yīng)氣體濃度從正面到側(cè)邊，然后到背面逐步降低，相對(duì)應(yīng)的膜厚也是逐漸變薄。 側(cè)邊和晶背的這部分薄膜均勻性差，膜厚在晶圓生產(chǎn)過(guò)程中逐步累積，并且在傳送過(guò)程中不斷與設(shè)備硬件接觸或碰撞，往往成為潛在的缺陷來(lái)源。

晶邊剝落缺陷帶來(lái)的后果：

在薄膜生長(zhǎng)工藝中的缺陷檢測(cè)發(fā)現(xiàn)有特殊位置分布的剝落缺陷。缺陷集中分布在晶圓邊緣，缺陷尺寸大于1um。逐站定點(diǎn)觀測(cè)，該缺陷在CMP后會(huì)造成銅連線斷接，導(dǎo)致器件失效。

而且研究發(fā)現(xiàn)缺陷數(shù)量隨著金屬層次的增加逐漸變差：

半導(dǎo)體bevel工藝是一種針對(duì)半導(dǎo)體晶片邊緣的加工技術(shù)，主要用于消除晶片邊緣的缺陷和表面粗糙度，從而提高晶片的加工質(zhì)量和良品率。在半導(dǎo)體制造過(guò)程中，晶片邊緣的缺陷和表面粗糙度會(huì)直接影響到后續(xù)工藝的加工效果和器件性能，因此，半導(dǎo)體bevel工藝在半導(dǎo)體制造中具有非常重要的作用。

刻蝕方法介紹：

濕法刻蝕：使用化學(xué)溶液（如HF酸去除氧化層、H3PO4刻蝕氮化硅）局部噴淋邊緣，反應(yīng)時(shí)間短、成本低，但需嚴(yán)格控溫及廢液處理。

干法刻蝕：采用等離子體（如CF4/O2氣體）定向轟擊邊緣，各向異性高、污染少，但設(shè)備復(fù)雜、成本較高。通過(guò)選擇搭配多種刻蝕氣體，實(shí)現(xiàn)對(duì)PR（光刻膠），OX（氧化物），SiN（氮化硅），Carbon（碳），Metal（金屬）等多類膜層材料的晶邊刻蝕工藝全覆蓋。不需要刻蝕的區(qū)域有N2進(jìn)行保護(hù)，防止刻蝕氣體鉆進(jìn)去。

集成電路產(chǎn)業(yè)技術(shù)節(jié)點(diǎn)的不斷演進(jìn)，對(duì)芯片制造的良率提升帶來(lái)日益嚴(yán)苛的挑戰(zhàn)。工藝步驟的大幅增長(zhǎng)，由晶邊沉積的副產(chǎn)物及殘留物驟增導(dǎo)致的缺陷風(fēng)險(xiǎn)成為產(chǎn)品良率的嚴(yán)重威脅，因此，越來(lái)越多邏輯及存儲(chǔ)芯片等領(lǐng)域制造商開(kāi)始重點(diǎn)關(guān)注12英寸晶圓的邊緣1mm區(qū)域，從晶圓的邊緣位置著手提高芯片良率。晶邊刻蝕機(jī)作為業(yè)界提升良率的有力保障，其重要性日益凸顯。

激光刻蝕（新興技術(shù)）：高能激光直接燒蝕邊緣材料，精度高、無(wú)化學(xué)污染，但尚未大規(guī)模應(yīng)用。

本文圖片引用于：55納米銅互連缺陷問(wèn)題的解決方法研究。

展望：

未來(lái)，隨著半導(dǎo)體技術(shù)的不斷發(fā)展，對(duì)半導(dǎo)體器件的性能要求將越來(lái)越高，這將對(duì)半導(dǎo)體bevel工藝提出更高的要求。為了滿足不斷發(fā)展的半導(dǎo)體器件性能要求，未來(lái)的半導(dǎo)體bevel工藝需要不斷進(jìn)行技術(shù)升級(jí)和創(chuàng)新，進(jìn)一步提高加工精度、降低加工成本、提升良品率等方面。

The END歡迎大家交流，每日?qǐng)?jiān)持分享芯片制造干貨，您的關(guān)注+點(diǎn)贊+在看?是我持續(xù)創(chuàng)作高質(zhì)量文章的動(dòng)力，謝謝！