浙江大學：虛擬制造+FabGPT助力DTCO

2025年3月21日，在黃如院士和孫凝暉院士共同推動下，由北京大學微納電子器件與集成技術(shù)全國重點實驗室和中國科學院計算技術(shù)研究所處理器芯片全國重點實驗室兩大首批標桿實驗室聯(lián)合主辦的“后摩爾時代微納電子與處理器芯片前沿技術(shù)創(chuàng)新論壇”在北京舉行。邀請了16位學者從后摩爾時代微納電子與處理器芯片的新器件、新架構(gòu)、新材料、新原理等四個方向探討前沿技術(shù)問題。

浙江大學集成電路學院求是特聘教授卓成發(fā)表了題為《AI輔助的集成電路設計制造協(xié)同》的報告，介紹了浙江大學在AI for EDA方面的一些研究成果。

AMD首席技術(shù)官Mark Papermaster在DAC2022做的主旨報告《Advancing EDA Through the Power of AI and High performance Computing》中指出，隨著工藝技術(shù)的發(fā)展，DTCO對于芯片集成度和能效帶來的極限重要性越來越高了，他認為在3納米的時候，晶體管尺寸微縮本身帶來的收益已經(jīng)不到50%，其他的都要靠DTCO。（注：在DAC2000會議上，臺積電首席科學家、斯坦福大學教授黃漢森（Philip Wong）就指出，為密度提高做出主要貢獻的是DTCO技術(shù)，并強調(diào)這種晶體管數(shù)量趨勢將持續(xù)相當長的一段時間。有些來自持續(xù)擴展，有些來自集成，有些來自DTCO。）

那么DTCO到底是什么。DTCO是Design?Technology?Co-Optimization的縮寫，中文翻譯是：設計與制程協(xié)同優(yōu)化。實際上DTCO是針對不同目標、工藝、設計等設計方法學、流程和經(jīng)驗的融合，強調(diào)了設計、制造和材料等多個領(lǐng)域之間的合作和協(xié)調(diào)。行業(yè)普遍認為，DTCO是一種支持快速高效技術(shù)探索、設計PPA評估和設計收斂的方法。通過DTCO方法，設計團隊和制造團隊能夠在設計階段就考慮到制造的限制和要求，從而提前解決潛在的制造問題，并確保設計在實際制造中的可行性和可靠性。

事實上，從上圖可以看出，沒有一個公司或一個科研機構(gòu)給出一個有關(guān)DTCO明晰的概念。

DTCO的歷史由來已久，不是一個新鮮的名詞。早期的模擬芯片大廠會根據(jù)電路的需求去調(diào)整半導體器件和工藝的設計，評估新一代工藝中的各種選項，從而決定最佳方案，以強化自身的競爭力。但是在摩爾定律的黃金時代，DTCO流程能調(diào)整的參數(shù)并不多。此外，從Fabless的角度來看，因為每過一年多都會有新一代的半導體工藝出現(xiàn)導致性能大幅提升，花大量時間和資源去幫助本代工藝做DTCO優(yōu)化的收益并不大。另外，晶圓代工模式的一個重要假設就是平臺化標準化的工藝設計，因此Foundry更傾向于去提供一兩套標準的工藝（例如低功耗，高性能等等），而并沒有很強的根據(jù)客戶設計公司的反饋去定制化工藝的意愿。總體來說，在摩爾定律的黃金時代，DTCO更多的是評估和驗證作用。

然而，隨著摩爾定律的延續(xù)越來越有挑戰(zhàn)性，開發(fā)和使用新一代半導體工藝的成本都越來越高，同時新一代半導體工藝帶來的性能提升卻越來越小，今天我們看到借助DTCO來盡可能多地優(yōu)化半導體工藝以及電路設計正在變得越來越熱門，并且系統(tǒng)級別的DTCO（system-technology co-optimization，STCO），材料級DTCO（Materials to Systems Co-Optimization，MSCO）的概念正在興起。

從臺積電副總裁張曉強在ISSCC2024主旨報告PPT截圖中可以看出，DTCO在不同工藝節(jié)點中可以有不同的方法。

所以要從涉及到協(xié)同的一個本質(zhì)上去理解DTCO。先來看DTCO的三大核心要素：多尺度、多保真度的快速仿真能力，跨層次、多目標的高效優(yōu)化能力，參考設計方法學/流程/經(jīng)驗。

但事實上，要讓設計與制造協(xié)同起來，找到最優(yōu)方案，是一個非常復雜的過程。這就回到了文章的主題，AI for DTCO。

目前的SoC芯片中晶體管數(shù)量非常龐大，基本上做芯片前端后端設計的話可能要9個月到18個月；另外一方面工藝研發(fā)很可能要2年到4年。比如說一個先進工藝制程，再加上封裝測試，可能需要1~4年的時間。蘋果采用5納米工藝制程的A14芯片的研發(fā)成本高達5億美元，一次性流片成本約5000萬美元，可以說研發(fā)成本遠超物料成本。

后摩爾時代，如何去降本增效，那就是要兼顧工藝制程的先進性和人力效能的倍增。中國工程院院士、浙江大學集成電路學院院長吳漢明提出了虛擬制造概念，把整個晶圓廠給虛擬化，通過數(shù)字孿生去做硬件。吳漢明院士認為，在流片需要降本增效的當下，數(shù)字化技術(shù)、人工智能是未來集成電路發(fā)展的新思路。中國在AI Accelerators領(lǐng)域與世界先進水平?jīng)]有太大差距，可能會成為未來發(fā)展的抓手。通過智能制造的工藝優(yōu)化技術(shù)和更智能的決策支持，可以縮短研發(fā)周期，提升制程良率，實現(xiàn)降本增效。

值得強調(diào)的是，虛擬制造的有效實現(xiàn)需要以垂直模型整合為基礎，而這一整合依賴于公共大數(shù)據(jù)平臺與深厚的專業(yè)知識體系。只有在強大數(shù)據(jù)支撐和領(lǐng)域知識沉淀的基礎上，才能構(gòu)建高精度、高可靠性的虛擬制造系統(tǒng)。同時，隨著市場對“小批量、多品種、定制化”生產(chǎn)模式需求的日益增長，集成電路制造亟需從傳統(tǒng)的大規(guī)模標準化轉(zhuǎn)向靈活應變的數(shù)字化智能模式。這一轉(zhuǎn)變不僅呼應了產(chǎn)業(yè)技術(shù)發(fā)展的新趨勢，也為虛擬制造技術(shù)的落地提供了廣闊空間。在此基礎上，AI與DTCO技術(shù)的融合，將為虛擬制造體系的完善與普及帶來巨大推動力，助力集成電路產(chǎn)業(yè)在后摩爾時代實現(xiàn)可持續(xù)、高質(zhì)量發(fā)展。

卓成教授在報告中指出AI for DCTO的4大關(guān)鍵挑戰(zhàn)的同時，也介紹了浙江大學集成電路智能設計與先進制造自動化（IDEA）實驗室為此做的一些工作。

一是數(shù)據(jù)的問題。數(shù)據(jù)是AI的源動力。集成電路領(lǐng)域的數(shù)據(jù)是個很有趣的現(xiàn)象。研究時數(shù)據(jù)量小，采集數(shù)據(jù)的代價成本很高；成熟的量產(chǎn)線要保持穩(wěn)定，數(shù)據(jù)/IP安全性要求性極高，盡管數(shù)據(jù)量大但是分布集中，所以說我們要處理的始終是一個小數(shù)據(jù)問題。如何解決小數(shù)據(jù)現(xiàn)狀和高可靠性需求的矛盾成為關(guān)鍵。

卓成老師指出，集成電路小數(shù)據(jù)現(xiàn)狀包括：數(shù)據(jù)多樣性與復雜性，多模態(tài)數(shù)據(jù)(圖像、腳本日志、版圖等)，數(shù)據(jù)格式異構(gòu)；不同環(huán)節(jié)數(shù)據(jù)孤立，WAT、FDC、良率、光刻等，難以建立統(tǒng)一的數(shù)據(jù)建模體系；數(shù)據(jù)質(zhì)量低，高質(zhì)量標注數(shù)據(jù)稀缺或錯誤，且獲取成本高，數(shù)據(jù)呈長尾分布，模型易過擬合正常數(shù)據(jù)。

實驗室為此提出了一種用于納米級晶圓表面缺陷檢測的少樣本學習方法——SEM-CLIP。相較于現(xiàn)有工作，SEM-CLIP在缺陷分類和分割上實現(xiàn)了顯著的性能提升，為少樣本工業(yè)應用場景提供了有效解決方案。并在ICCAD2024發(fā)文《SEM-CLIP: Precise Few-Shot Learning for Nanoscale Defect Detection in Scanning Electron Microscope Image》。

在集成電路制造產(chǎn)線上，晶圓表面缺陷的檢測與分類對產(chǎn)線良率的提升至關(guān)重要，現(xiàn)有方法通常受限于經(jīng)驗不足、數(shù)據(jù)不足、標注成本過高等問題以及復雜的缺陷紋理和背景干擾。SEM-CLIP通過定制化的CLIP架構(gòu)結(jié)合專家知識的文本提示，僅使用少量樣本進行微調(diào)實現(xiàn)了少樣本學習功能。該方法利用領(lǐng)域?qū)＜抑R，結(jié)合目標缺陷區(qū)域的先驗信息設計文本提示；同時引入V-V自注意力機制，從多個層級進行特征提取，以達到對缺陷區(qū)域更好的關(guān)注效果并減少背景信息的干擾。實驗基于浙大集成電路公共創(chuàng)新中心成套工藝研發(fā)平臺的產(chǎn)線數(shù)據(jù)，結(jié)果表明SEM-CLIP在各種少樣本條件設置下均展示出了卓越的性能，在只使用10張樣本的情況下，分別在iAUROC, pAUROC, F1-max分數(shù)上相比于目前最先進的方法提升了2.0%、1.3%、21.1%，并能精準分割出缺陷與復雜背景間的模糊邊界。

二、集成電路涉及的技術(shù)子領(lǐng)域廣（如高可靠性、低功耗或BCD）、集成難度高，強依賴于既往經(jīng)驗和方法學，缺乏可抽象化的通用技術(shù)底座，很難傳承。集成電路整個流程非常長，設計、制造、封裝各個環(huán)節(jié)有非常大量的工具，然后每個工具又有大量的參數(shù)，很多時候仿真不準不是因為工具不行，而是因為設置運行條件不對。

實驗室為此提出了一種用于檢測、定位、分割和查詢晶圓缺陷知識的多模態(tài)大模型- FabGPT，不僅可以有效地檢測復雜晶圓背景中的微小缺陷，并且能夠?qū)ο嚓P(guān)的缺陷知識進行問答分析，并在ICCAD2024發(fā)表《FabGPT: An Efficient Large Multimodal Model for Complex Wafer Defect Knowledge Queries》、《An Agile Framework for Efficient LLM Accelerator Development and Model Inference》等多篇論文，獲得前端最佳論文獎，這是中國內(nèi)地高校首次以第一單位身份獲該獎項。

大模型極大地推動了人工智能的革命性發(fā)展和集成電路制造向智能化的轉(zhuǎn)型。然而，目前的（多模態(tài)）大模型對專業(yè)領(lǐng)域的知識缺乏敏感性和判斷力，這不僅限制了模型對晶圓缺陷區(qū)域查詢的效率，還導致了模型存在嚴重的“模態(tài)偏差”問題，即模型無法理解圖文內(nèi)容之間的聯(lián)系從而產(chǎn)生錯誤的響應。

為了能夠?qū)A缺陷區(qū)域進行精準的檢測、定位、分割并準確解答晶圓缺陷的相關(guān)知識，F(xiàn)abGPT模型采用了三階段策略：模態(tài)增強、檢測和問答階段，來逐步將高質(zhì)量的提示指令嵌入到預訓練模型中，使其能夠在復雜的晶圓背景下自動識別微小缺陷。此外，所提出的交互式語料庫訓練策略監(jiān)督了晶圓缺陷知識與固有知識的更新和交互，有效地平衡了知識的問答查詢、緩解了“模態(tài)偏差”問題。

三、電路和制造工藝建模復雜、規(guī)模大，不同工藝/電路/目標區(qū)別大，缺乏快速、智能的參數(shù)化協(xié)同仿真技術(shù)，導致仿真速度慢、效率低。

仿真速度慢，但是在DTCO時是否需要精準的仿真呢？卓教授指出，我們只需要知道關(guān)鍵參數(shù)通過PDK對PPA的影響，然后去優(yōu)化這些關(guān)鍵參數(shù)。

基于此，實驗室提出了工藝感知參數(shù)化仿真平臺，深度結(jié)合工藝模擬、版圖生成、器件結(jié)構(gòu)與寄生提取，快速評估關(guān)鍵工藝/設計參數(shù)變化對寄生、功耗、性能、可靠性的影響，打通工藝步驟、器件生成、寄生提取等關(guān)鍵環(huán)節(jié)，構(gòu)建可重用與可擴展的仿真框架，支持多維度工藝與設計參數(shù)的調(diào)優(yōu)，快速迭代、協(xié)同優(yōu)化，使仿真性能飛躍。相關(guān)工作論文發(fā)表于DAC2024，進一步的工作也入選了DAC2025。

四、在工藝/設計早期，工藝/設計參數(shù)不確定性高，晚期則模型復雜、規(guī)模龐大，無法構(gòu)建抽象或解析模型或?qū)崿F(xiàn)跨層次協(xié)同優(yōu)化。

所以要確定選擇一些相對于下一階段比較敏感的布局參數(shù)，同時忽略其他參數(shù)，從而讓仿真效率大大飛躍。

人工智能的迅速發(fā)展，對神經(jīng)網(wǎng)絡計算加速的定制硬件架構(gòu)提出了非常大的需求。盡管許多工具簡化了微架構(gòu)設計并將其轉(zhuǎn)變?yōu)樵O置參數(shù)的過程，但從指數(shù)級廣闊的設計空間中識別最佳參數(shù)組合仍然是一項重大挑戰(zhàn)。尤其是對于具有高維參數(shù)的硬件設計，設計空間愈加復雜，現(xiàn)有的方法難以對其進行有效探索。

基于此，實驗室提出了一種基于蒙特卡洛樹搜索的微架構(gòu)設計空間探索框架-MCT-Explorer，相關(guān)工作發(fā)表于ICCAD2024?《Is Vanilla Bayesian Optimization Enough for High-Dimensional Architecture Design Optimization?》。

相較于現(xiàn)有方法，MCT-Explorer系統(tǒng)能夠有效解決高維參數(shù)設計空間的探索困境，并能在有限優(yōu)化次數(shù)內(nèi)提供具有可解釋性的高質(zhì)量結(jié)果。MCT-Explorer框架利用了蒙特卡洛樹搜索的特性，動態(tài)地從所有可配置參數(shù)中選取出相對重要的參數(shù)來進行貝葉斯優(yōu)化，緩解了高維貝葉斯優(yōu)化中的擬合不準確問題。通過計算每個參數(shù)在歷次貝葉斯優(yōu)化中得到的新的參數(shù)組合的PPA的超體積的平均貢獻，MCT-Explorer對每個參數(shù)的重要性進行評估。此外，MCT-Explorer引入了聯(lián)合熵搜索作為貝葉斯優(yōu)化中的獲取函數(shù)，利用其信息引導的特性對未知的設計空間進行更廣泛地探索。相比于現(xiàn)有方法，MCT-Explorer能夠有效探索超過60個可調(diào)參數(shù)，O(10^30)的高維微架構(gòu)設計空間，得到的結(jié)果在ADRS指標上能達到31%的提升，并且僅花費33%的時間開銷。

總結(jié)

對于集成電路產(chǎn)業(yè)發(fā)展，設計制造協(xié)同是必須手段，尤其在工藝受限的情況下，我們更要依靠協(xié)同去挖掘其中可能的一個能量。

AI深度融合的話，是可以幫助集成電路產(chǎn)業(yè)就是邁向兼顧工藝集成度和人力效能倍增的一個新范式，因為人力效能倍增是實現(xiàn)電子產(chǎn)業(yè)的一個很大的支撐。

但是不能單純?nèi)ヌ子么竽Ｐ突?a class="article-link" target="_blank" href="/tag/%E6%B7%B1%E5%BA%A6%E5%AD%A6%E4%B9%A0/">深度學習，因為會帶來訓練成本高企和泛化性的問題。

傳統(tǒng)機器學習依然有很好的應用性，尤其是適合深度嵌入現(xiàn)有的一些EDA工具

生成式AI具有強思維能力和強不確定性，但有助于可以打通節(jié)點，去構(gòu)建一個通用的基座。

實驗室專注于集成電路設計、電子設計自動化技術(shù)及其在先進制造領(lǐng)域的應用與創(chuàng)新。在ICCAD、DAC、IEDM、ASPDAC、DATE等會議發(fā)表論文多篇；先后獲得ICCAD2024前端最佳論文獎（中國內(nèi)地高校首次以第一單位身份獲該獎項）和ASPDAC2024前端最佳論文獎等多個獎項。

關(guān)于浙大集成電路公共創(chuàng)新中心成套工藝研發(fā)平臺

CMOS集成電路成套工藝與設計技術(shù)創(chuàng)新中心成立于2022年，在中國工程院吳漢明院士、國家集成電路專家組成員嚴曉浪教授的帶領(lǐng)下，聚焦具有緊迫戰(zhàn)略需求的集成電路領(lǐng)域和有望引領(lǐng)未來發(fā)展的戰(zhàn)略制高點，以全國唯一12英寸CMOS成套工藝產(chǎn)教融合公共平臺為載體，圍繞成套工藝基礎技術(shù)、BCD技術(shù)、混合信號芯片技術(shù)、12英寸生產(chǎn)線良率提升以及先進芯片設計等5大方向，重點攻關(guān)高性能CMOS工藝、MCU設計與制造、電源管理芯片設計與制造、12英寸生產(chǎn)線CIM整體解決方案和良率提升等關(guān)鍵核心技術(shù)；為集成電路企業(yè)提供按需定制的技術(shù)創(chuàng)新服務和整體解決方案，打造“技術(shù)供給+驗證服務+中試流片”的技術(shù)創(chuàng)新公共服務體系；圍繞打造集成電路高層次人才發(fā)展重要首選地，優(yōu)化人才引培環(huán)境，加快匯聚國際頂尖人才、青年科技人才以及高端產(chǎn)業(yè)創(chuàng)新人才，全面建設具有全球影響力的高端人才蓄水池。