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從電路到verilog | 編程綜合運(yùn)用，不得不從DDS的實(shí)例說(shuō)起
實(shí)際上說(shuō)道上一講，老衲就可以體面撤退了。該說(shuō)的都說(shuō)了，細(xì)枝末節(jié)嘛，也不適合講座這種短篇幅的東西來(lái)表現(xiàn)。可是老僧舍不得大家?。▽?shí)際上是舍不得出場(chǎng)費(fèi)），所以湊個(gè)整兩個(gè)九講。話說(shuō)回來(lái)，“九”這個(gè)數(shù)字一向與武林有關(guān)：《九陰真經(jīng)》、《九陽(yáng)真經(jīng)》還有降龍2×9掌……

加菲

11

1評(píng)論

2016/08/30

電路 verilog
從電路到verilog | 欲要系統(tǒng)能跑起，仿真驗(yàn)證是真諦
數(shù)字邏輯系統(tǒng)的設(shè)計(jì)實(shí)際上包含兩個(gè)相關(guān)又獨(dú)立的領(lǐng)域：設(shè)計(jì)與測(cè)試。這套書重點(diǎn)是設(shè)計(jì)，因?yàn)槔像膶?duì)于測(cè)試不在行，所謂“藏拙”者也。但是完全不介紹測(cè)試也不成：這樣設(shè)計(jì)出來(lái)的代碼不知道對(duì)錯(cuò)了。所以，今晚給大伙兒講點(diǎn)皮毛。

加菲

10

2016/08/23

電路 verilog
從電路到Verilog | IP設(shè)計(jì)可企及，宏和參數(shù)只是為了合并同類模塊
老衲第一次學(xué)習(xí)Verilog語(yǔ)言，基本就到前面幾講的程度，頂多加上了解`define宏定義。于是對(duì)于能設(shè)計(jì)IP核的人，那是佩服的五體投地，如黃河泛濫一發(fā)不可收拾。直到Verilog 2001出了參數(shù)（parameter）和生成塊（generate）功能，做IP核就成了人人可以掌握的技能了。對(duì)頭，下面老僧就和施主們講這些內(nèi)容。

加菲

36

1評(píng)論

2016/08/16

電路電路設(shè)計(jì)
從電路到Verilog | 熟讀語(yǔ)言要素，不會(huì)編程也懂verilog
前面不知道施主們感覺(jué)到?jīng)]有，老僧一直在把大伙兒從電路往Verilog語(yǔ)言上拉。這才是正路，很多人卻不曉得，可悲啊。

加菲

17

1評(píng)論

2016/08/09

電路 verilog
從電路到Verilog | 數(shù)字電路設(shè)計(jì)：有理論、有電路、有代碼“三位一體”
書接上文，前面給大家介紹了時(shí)序邏輯電路的基本知識(shí)和代碼寫法。今天的講座更精彩，講數(shù)字電路設(shè)計(jì)的三種常用模式，有理論、有電路、有代碼“三位一體”。

加菲

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2評(píng)論

2016/08/02

電路電路設(shè)計(jì)