基于FPGA的4路搶答器verilog，quartus

名稱：基于FPGA的4路搶答器verilog（代碼在文末付費下載）

軟件：Quartus

語言：Verilog

要求：

1. 主持人具有最高優(yōu)先級，實現(xiàn)4路公平搶答判決。

2. 具有選手提前搶答和搶答成功指示。

3 .每個選手的分值采用1位數(shù)碼管顯示，主持人可以給指定1分或和減1分。

4.具有限時搶答功能。

演示視頻：

部分代碼展示

module?qiangdaqi(
input?clk,//10Hz
input?reset_n,//復(fù)位
input?start_key,//搶答開始
input?add_score_key,//加分鍵
input?sub_score_key,//減分鍵
input?player_1_key,//搶答按鍵
input?player_2_key,//搶答按鍵
input?player_3_key,//搶答按鍵
input?player_4_key,//搶答按鍵
output?reg?led_1,//搶答指示燈
output?reg?led_2,//搶答指示燈
output?reg?led_3,//搶答指示燈
output?reg?led_4,//搶答指示燈
output?reg?[7:0]?HEX0,//數(shù)碼管顯示分數(shù)
output?reg?[7:0]?HEX1,//數(shù)碼管顯示分數(shù)
output?reg?[7:0]?HEX2,//數(shù)碼管顯示分數(shù)
output?reg?[7:0]?HEX3//數(shù)碼管顯示分數(shù)
);

設(shè)計文檔(文檔點擊可下載)：

1. 要求

主持人具有最高優(yōu)先級，實現(xiàn)4路公平搶答判決。

具有選手提前搶答和搶答成功指示。

每個選手的分值采用1位數(shù)碼管顯示，主持人可以給指定1分或和減1分。

具有限時搶答功能。

2. 設(shè)計

主持人具有最高優(yōu)先級，實現(xiàn)4路公平搶答判決。

具有選手提前搶答和搶答成功指示，搶答成功led亮，提前搶答led閃爍

設(shè)計初始分值為5分，每個選手的分值采用1位數(shù)碼管顯示，主持人可以給指定1分或和減1分。

具有限時搶答功能，主持人開始后20秒內(nèi)搶答有效，超時搶答也用led閃爍指示

3. 工程文件

4. 程序文件

5. 程序編譯

6. RTL圖

7. 仿真圖設(shè)置

8. 仿真圖

整體仿真圖

紅框內(nèi)仿真得是正常搶答的情況，主持人先reset，再按下啟動按鍵開始，這時1號先搶答，led_1亮，回答正確后按下加一分按鍵，score1變?yōu)?分。

紅框內(nèi)仿真得是提前搶答的情況，主持人先reset，還沒有按下start_key啟動按鍵，這時2號先搶答，led_2閃爍亮。

紅框內(nèi)仿真得是超時搶答的情況，主持人先reset，再按下start_key啟動按鍵，20秒內(nèi)無人搶答如下圖箭頭處是計時20s處。20s后3號先搶答，led_3閃爍亮，表示搶答超時。

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