基于EDA的電烤箱控制器設(shè)計(jì)Verilog代碼Quartus 新起點(diǎn)FPGA開發(fā)板

名稱：基于EDA的電烤箱控制器設(shè)計(jì)Verilog代碼Quartus? 新起點(diǎn)FPGA開發(fā)板

軟件：Quartus

語言：Verilog

代碼功能：

基于EDA的電烤箱控制器設(shè)計(jì)

主要研究內(nèi)容

設(shè)計(jì)一個(gè)電烤箱控制器電路,要求具有三檔加熱功能,分別表示燒烤加熱為低火、中火、高火。具有復(fù)位開關(guān)、啟動(dòng)開關(guān);能夠進(jìn)行燒烤加熱的時(shí)間設(shè)置,同時(shí)顯示燒烤加熱時(shí)間;當(dāng)燒烤加熱計(jì)時(shí)到時(shí)間為0則斷開燒烤加熱器,給出聲音提示。具有計(jì)時(shí)、溫度控制、音效提示等等、顯示模塊涉及到顯示譯碼和指示燈的閃爍。

主要技術(shù)指標(biāo)

本設(shè)計(jì)要求

(1)三檔燒烤加熱功能,具有復(fù)位開關(guān)、啟動(dòng)開關(guān)。

(2)能夠進(jìn)行燒烤加熱的時(shí)間設(shè)置、顯示,加熱計(jì)時(shí)到時(shí)間為0則斷開加熱器,給出聲音提示。

(3)硬件電路設(shè)計(jì)必須自選合適芯片和元件,繪制硬件電路原理圖和PCB版圖。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在新起點(diǎn)FPGA開發(fā)板驗(yàn)證，新起點(diǎn)FPGA開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 仿真文件（VWF文件）

5. 仿真圖

部分代碼展示:

module?LED_DISP(
input?clk,//50MHz
output?clk_out,
input?[3:0]?minute_ten_display,//分鐘
input?[3:0]?minute_one_display,//分鐘
input?[3:0]?second_ten_display,//秒鐘
input?[3:0]?second_one_display,//秒鐘
output?[5:0]?LED_BIT,
output?[7:0]?LED_SEG
);
reg?[31:0]?count=32'd0;
//分頻到400Hz，計(jì)數(shù)125000，用于數(shù)碼管刷新頻率
always@(posedge?clk)
begin
if(count>=32'd125000)//仿真減小為125，本應(yīng)125000
count<=32'd0;
else
count<=count+32'd1;
end
assign?clk_400Hz=(count>=32'd62000)?1:0;
assign?clk_out=clk_400Hz;
reg?[5:0]?bit_select;//數(shù)碼管位選
reg?[7:0]?seg_select;//數(shù)碼管段選
reg?[3:0]?display;?
reg?[2:0]?geshu?=?3'd0;
////////////////////////////////////////////位選////////////////////////////////////////////////
always?@(posedge?clk_400Hz?)??
begin
if(geshu?==?3'd5)//6個(gè)數(shù)碼管
begin
geshu?<=?3'd0;
end
else?begin
geshu?<=?geshu?+?1'd1;????//掃描那個(gè)管子的指示位
end
end
always?@(posedge?clk)??//位選切換
begin
case?(geshu)
3'd0:
begin
bit_select<=6'b011111;
display<=?second_one_display;
end
3'd1:
begin?
bit_select<=6'b101111;
display<=?second_ten_display;
end
3'd2:
begin?
bit_select<=6'b110111;
display<=?minute_one_display;
end????
3'd3:
begin
bit_select<=6'b111011;
display<=?minute_ten_display;
end
3'd4:
begin
bit_select<=6'b111111;
display<=?4'd0;
end
3'd5:
begin
display<=?4'd0;
bit_select<=6'b111111;
end
default:;
endcase
end

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