芯片互連介質的k值有多低？

知識星球（星球名：芯片制造與封測技術社區(qū)，星球號：63559049）里的學員問：為什么在芯片互連中，介質的k值一直在降低？有哪些低k的介質？互連介質的k值為什么在降低？

隨著 CMOS 技術進入?45nm 及以下節(jié)點，互連 RC 延遲成為關鍵瓶頸，RC延遲見文章：<為什么節(jié)點越小，RC延遲反而越大？>

如上圖，金屬線與金屬線之間夾著介質層，類似于一個電容，而寄生電容是RC延遲的主要來源。

而電容的表達式為： C=ε*A/d

C：電容值ε：介電常數(shù)，A：電極面積 (互連金屬線的寬度)，d：金屬線之間的距離

如表達式可以看出，介電常數(shù)越大，電容越大，RC延遲越嚴重。芯片節(jié)點與k值的關系？

如上圖，k值逐漸由小于2.7降到小于2.1，各類低k介質有哪些？

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