芯耀
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日前，在IEDM 2024（2024年IEEE國際電子器件會議）上，英特爾代工展示了多項技術(shù)突破，助力推動半導(dǎo)體行業(yè)在下一個十年及更長遠的發(fā)展。
英特爾公司副總裁兼英特爾代工技術(shù)研究與外部研發(fā)合作部門總經(jīng)理Sanjay Natarajan，向<與非網(wǎng)>等媒體介紹了在晶體管和封裝技術(shù)方面的突破，以及這些技術(shù)將如何助力推動半導(dǎo)體行業(yè)在下一個十年及更長遠的發(fā)展，特別是在AI算力的需求方面。這些技術(shù)主要包括：改善芯片內(nèi)互連的減成法釕互連技術(shù)、用于先進封裝的異構(gòu)集成解決方案、以及推動晶體管持續(xù)微縮的半導(dǎo)體技術(shù)等等。
英特爾副總裁兼英特爾代工技術(shù)研究與外部研發(fā)合作部門總經(jīng)理? Sanjay Natarajan
英特爾展示互連微縮技術(shù)突破性進展
隨著行業(yè)朝著到2030年在單個芯片上實現(xiàn)一萬億個晶體管的目標前進，晶體管和互連微縮技術(shù)的突破以及未來的先進封裝能力正變得非常關(guān)鍵，以滿足人們對能效更高、性能更強且成本效益更高的計算應(yīng)用（如AI）的需求。
為了通過PowerVia背面供電技術(shù)緩解互連瓶頸，實現(xiàn)晶體管的進一步微縮，英特爾代工也在新型材料方向持續(xù)探索，這對于持續(xù)推進摩爾定律、推動面向AI時代的半導(dǎo)體創(chuàng)新至關(guān)重要。
在解決采用銅材料的晶體管在開發(fā)未來制程節(jié)點時可預(yù)見的互連微縮限制，英特爾代工已經(jīng)探索出數(shù)條路徑，并繼續(xù)為GAA及其它相關(guān)技術(shù)定義和規(guī)劃了晶體管路線圖：
減成法釕互連技術(shù)實現(xiàn)微縮重大進步
首先是減成法釕互連技術(shù)。為了提升芯片性能，改善互連，英特爾代工展示了減成法釕互連技術(shù)。通過采用釕這一新型、關(guān)鍵、替代性的金屬化材料，利用薄膜電阻率（thin film resistivity）和空氣間隙（airgap），實現(xiàn)了在互連微縮方面的重大進步。英特爾代工率先在研發(fā)測試設(shè)備上展示了一種可行、可量產(chǎn)、具有成本效益的減成法釕互連技術(shù)，該工藝引入空氣間隙，無需通孔周圍昂貴的光刻空氣間隙區(qū)域（lithographic airgap exclusion zone），也可以避免使用選擇性蝕刻的自對準通孔（self-aligned via）。在間距小于或等于 25 納米時，采用減成法釕互連技術(shù)實現(xiàn)的空氣間隙使線間電容最高降低 25%，這表明減成法釕互連技術(shù)作為一種金屬化方案，在緊密間距層中替代銅鑲嵌工藝的優(yōu)勢。這一解決方案有望在英特爾代工的未來制程節(jié)點中得以應(yīng)用。
英特爾代工的減成法釕互連技術(shù)不僅是一項工藝創(chuàng)新，更是對現(xiàn)有芯片互連技術(shù)的重大顛覆。這項技術(shù)通過降低線間電容，為AI芯片的高速數(shù)據(jù)處理和能效比提升提供了新的可能性。
具有100倍吞吐量優(yōu)勢的異構(gòu)集成解決方案
據(jù)Sanjay Natarajan介紹，AI芯片對先進異構(gòu)集成技術(shù)的需求正在增加，當前技術(shù)主要存在兩大挑戰(zhàn)：使用底部和頂部芯片尺寸相同的技術(shù)和工藝（如晶圓到晶圓的鍵合技術(shù)）；由于處理和逐個附著芯片的限制，這些技術(shù)在吞吐量和芯片尺寸及厚度方面存在顯著影響。
這意味著，需要實現(xiàn)高度靈活且具備成本效益的異構(gòu)集成架構(gòu)，允許混合和匹配工藝、存儲技術(shù)等。
英特爾代工首次展示了選擇性層轉(zhuǎn)移技術(shù)（Selective Layer Transfer, SLT），這是一種異構(gòu)集成解決方案，能夠以更高的靈活性集成超薄芯粒。與傳統(tǒng)的芯片到晶圓鍵合（chip-to-wafer bonding）技術(shù)相比，選擇性層轉(zhuǎn)移讓芯片的尺寸能夠變得更小，縱橫比變得更高?？梢栽?a class="article-link" target="_blank" href="/baike/499741.html">芯片封裝中將吞吐量提升高達100倍，進而實現(xiàn)超快速的芯片間封裝。
這項技術(shù)還帶來了更高的功能密度，并可結(jié)合混合鍵合（hybrid bonding）或融合鍵合（fusion bonding）工藝，提供更靈活且成本效益更高的解決方案，封裝來自不同晶圓的芯粒。該解決方案為AI應(yīng)用提供了一種更高效、更靈活的架構(gòu)。
延續(xù)摩爾定律，為繼續(xù)縮小柵長鋪平了道路
硅基RibbonFET CMOS晶體管：為了將RibbonFET GAA晶體管的微縮推向更高水平，英特爾代工展示了柵極長度為6納米的硅基RibbonFET CMOS晶體管，在大幅縮短柵極長度和減少溝道厚度的同時，在對短溝道效應(yīng)的抑制和性能上達到了業(yè)界領(lǐng)先水平。這一進展為摩爾定律的關(guān)鍵基石之一——柵極長度的持續(xù)縮短，鋪平了道路。
用于微縮的2D GAA晶體管的柵氧化層
為了在CFET（互補場效應(yīng)晶體管）之外進一步加速GAA技術(shù)創(chuàng)新，英特爾代工展示了其在2D GAA NMOS（N 型金屬氧化物半導(dǎo)體）和PMOS（P 型金屬氧化物半導(dǎo)體）晶體管制造方面的研究，側(cè)重于柵氧化層模塊的研發(fā)，將晶體管的柵極長度微縮到了30納米。該研究還報告了行業(yè)在2D TMD（過渡金屬二硫化物）半導(dǎo)體領(lǐng)域的研究進展，此類材料未來有望在先進晶體管工藝中成為硅的替代品。
通過在GAA晶體管技術(shù)方面的創(chuàng)新，特別是在提高電流驅(qū)動能力和降低功耗方面的進展，英特爾展示了對于推動半導(dǎo)體技術(shù)的發(fā)展和滿足未來計算需求方面至關(guān)重要的技術(shù)力量。
300毫米GaN襯底工藝持續(xù)突破
在300毫米GaN（氮化鎵）技術(shù)方面，英特爾代工也在繼續(xù)推進其開拓性的研究。GaN是一種新興的用于功率器件和射頻（RF）器件的材料，相較于硅，它的性能更強，也能承受更高的電壓和溫度。在300毫米GaN-on-TRSOI（富陷阱絕緣體上硅）襯底（substrate）上，英特爾代工制造了業(yè)界領(lǐng)先的高性能微縮增強型GaN MOSHEMT（金屬氧化物半導(dǎo)體高電子遷移率晶體管）。GaN-on-TRSOI等工藝上較為先進的襯底，可以通過減少信號損失，提高信號線性度和基于襯底背部處理的先進集成方案，為功率器件和射頻器件等應(yīng)用帶來更強的性能。
推動實現(xiàn)“萬億晶體管時代”
在IEDM 2024上，英特爾代工還分享了對先進封裝和晶體管微縮技術(shù)未來發(fā)展的愿景，以滿足包括AI在內(nèi)的各類應(yīng)用需求，以下三個關(guān)鍵創(chuàng)新有助于AI在未來十年朝著能效更高的方向發(fā)展，包括：
先進內(nèi)存集成（memory integration），以消除容量、帶寬和延遲的瓶頸；
用于優(yōu)化互連帶寬的混合鍵合；
模塊化系統(tǒng)（modular system）及相應(yīng)的連接解決方案
這也凸顯了AI系統(tǒng)對高性能計算的需求趨勢下，解決內(nèi)存容量、帶寬和延遲問題，以及異構(gòu)組件之間實現(xiàn)高效的互連、模塊化系統(tǒng)的設(shè)計等等，都將是提升能效、可以避免在擴展時遇到的網(wǎng)絡(luò)延遲和帶寬限制。
同時，英特爾代工還發(fā)出了行動號召，開發(fā)關(guān)鍵性和突破性的創(chuàng)新，持續(xù)推進晶體管微縮，推動實現(xiàn)“萬億晶體管時代”。英特爾代工概述了對能夠在超低電壓（低于300毫伏）下運行的晶體管的研發(fā)，將如何有助于解決日益嚴重的熱瓶頸，并大幅改善功耗和散熱。
英特爾代工的這些技術(shù)突破，不僅是對現(xiàn)有技術(shù)的重大升級，更是對未來AI算力需求的深刻回應(yīng)。未來，隨著這些技術(shù)的商業(yè)化和規(guī)模化應(yīng)用，AI算力的未來將更加智能、高效和可持續(xù)。
