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PCI-SIG在2022年1月發(fā)表了PCIe 6.0的正式標(biāo)準(zhǔn)規(guī)范，并利用PAM4編碼技術(shù)，在盡可能維持電氣規(guī)格與PCIe 5.0一致的前提下，實(shí)現(xiàn)了頻寬倍增的目標(biāo)。但由于PCIe 5.0的訊號(hào)傳輸距離已經(jīng)遠(yuǎn)低于標(biāo)準(zhǔn)伺服器主機(jī)板的尺寸，業(yè)界最終還是得設(shè)法發(fā)展出更微型化的伺服器尺寸標(biāo)準(zhǔn)，否則互聯(lián)設(shè)計(jì)過(guò)于複雜的問(wèn)題，將無(wú)法解決。
主導(dǎo)PCI標(biāo)準(zhǔn)制定的PCI-SIG組織，在2022年1月發(fā)表了PCIe 6.0的1.0版本，正式完成了PCIe 6.0的標(biāo)準(zhǔn)化作業(yè)，并預(yù)期在12~18個(gè)月內(nèi)，市場(chǎng)上將有第一款支援PCIe 6.0的應(yīng)用產(chǎn)品出現(xiàn)。
與5.0相比，PCIe 6.0的頻寬再度增加了一倍。在16通道配置下，單向最大頻寬可達(dá)128GB/s，雙向則是256GB/s。而為了支援這麼高的頻寬，在PCIe 6.0標(biāo)準(zhǔn)中，導(dǎo)入了許多重要的新技術(shù)，不僅使6.0標(biāo)準(zhǔn)成為PCIe問(wèn)世近20年來(lái)，變化最大的一次，同時(shí)也讓6.0標(biāo)準(zhǔn)的實(shí)作變得極為複雜。
告別NRZ 全面導(dǎo)入PAM4調(diào)變
在PCIe 6.0之前的PCIe4.0/5.0，都是在3.0標(biāo)準(zhǔn)的基礎(chǔ)上進(jìn)行漸進(jìn)式的革新。例如4.0跟5.0都沿用3.0標(biāo)準(zhǔn)所導(dǎo)入的NRZ(Non- Return-to-Zero)128b/130b編碼，僅透過(guò)提高原始傳輸速率的方式來(lái)增加頻寬。但PCIe 6.0已全面改用PAM4 128b/130b編碼，讓一個(gè)信號(hào)能承載四種編碼(00/01/10/11)，進(jìn)而達(dá)成提升頻寬的目標(biāo)。
不過(guò)，也因?yàn)橐谝粋€(gè)信號(hào)中承載四種編碼，導(dǎo)致PAM4信號(hào)在傳輸過(guò)程中，理論上遠(yuǎn)比NRZ更容易出現(xiàn)信號(hào)錯(cuò)誤，在信號(hào)完整度方面有相當(dāng)大的疑慮，所以PCI SIG在6.0標(biāo)準(zhǔn)中，導(dǎo)入了向前糾錯(cuò)機(jī)制(FEC)作為配套，以保障信號(hào)完整性。
除了PAM4和FEC，PCIe 6.0在邏輯層還導(dǎo)入了流量控制單元(FLIT)編碼。藉由這項(xiàng)技術(shù)，PCIe 6.0的有效頻寬跟信號(hào)延遲，都獲得了明顯的改善。尤其是在高通道數(shù)與大資料傳輸時(shí)，藉由FLIT編碼，PCIe 6.0的延遲可以比5.0改善超過(guò)30倍之多(圖1)。
圖1 PCIe 5.0與PCIe 6.0延遲性能比較
雖然從標(biāo)準(zhǔn)定義上來(lái)看，PCIe 6.0可說(shuō)是PCIe發(fā)展至今最重大的一次更新，但這次更新所導(dǎo)入的新技術(shù)，嚴(yán)格來(lái)說(shuō)并不新。不管是PAM4或FLIT，都已經(jīng)廣泛運(yùn)用在200G以上的高速乙太網(wǎng)，因此對(duì)于有相關(guān)開(kāi)發(fā)經(jīng)驗(yàn)的設(shè)計(jì)工程師而言，要開(kāi)發(fā)支援PCIe 6.0的應(yīng)用產(chǎn)品，在某些方面來(lái)說(shuō)，只要有對(duì)應(yīng)的工具跟測(cè)試設(shè)備，不會(huì)是太大問(wèn)題。
搶食PCIe 6.0研發(fā)商機(jī)太克動(dòng)作飛快
在PCI-SIG發(fā)布PCIe 6.0基本規(guī)格和驗(yàn)證要求幾週后，示波器大廠太克(Tektronix)即宣布推出業(yè)界第一個(gè)與PCI Express 6.0相容的基本發(fā)射器測(cè)試解決方案。
太克東南亞/中國(guó)臺(tái)灣行銷經(jīng)理陳川迅表示，對(duì)于資料中心、人工智慧/機(jī)器學(xué)習(xí)(AI/ML)和高效能運(yùn)算等資料密集型市場(chǎng)而言，PCIe 6.0是非常重要且可擴(kuò)展的標(biāo)準(zhǔn)。為滿足不斷成長(zhǎng)的效能需求，PCIe 6.0標(biāo)準(zhǔn)採(cǎi)用了PAM4信號(hào)編碼和糾錯(cuò)技術(shù)。從量測(cè)的角度來(lái)看，這些更新主要都跟軟體有關(guān)，故針對(duì)PCIe 6.0測(cè)試需求，太克提供的測(cè)試解決方案，也是在既有的硬體基礎(chǔ)上，提供更多專為PCIe 6.0量測(cè)所設(shè)計(jì)的專用軟體以及分析工具。
至于在硬體方面，針對(duì)PCIe 6.0，儀器本身需要增加一些新的強(qiáng)化功能，但客戶如果已經(jīng)擁有可以測(cè)試PCIe 5.0的儀器，可透過(guò)添購(gòu)軟體選項(xiàng)的方式，為既有的硬體提供PAM4 DSP功能和示波器上的雜訊補(bǔ)償，來(lái)提高量測(cè)結(jié)果的準(zhǔn)確性。
陳川迅進(jìn)一步解釋，由于導(dǎo)入PAM4，參考DSP方案發(fā)生了巨大變化。與PCIe 5.0中的4個(gè)極點(diǎn)和2個(gè)零點(diǎn)相比，CTLE現(xiàn)在變成了6個(gè)極點(diǎn)和3個(gè)零點(diǎn)；在DFE方面，複雜度則從3-Taps增加到16-Taps。在16GHz的條件下，PAM4允許的恩奎斯特(Nyquist)頻率，跟NRZ編碼是一樣的，但眼寬和眼高急劇減小。在PCIe 6.0，開(kāi)發(fā)者需要測(cè)量3.125ps的眼寬，眼高則是6mV。由于PAM4有3隻眼睛，我們?cè)谶@裡指的是頂部的眼睛。
因此，從示波器硬體頻寬的角度來(lái)看，我們?nèi)匀辉赑CIe 6.0中使用50 GHz的最小頻寬，與PCIe 5.0沒(méi)有什麼不同，因?yàn)樾盘?hào)的Baud Rate并沒(méi)有改變。不過(guò)，在測(cè)試方法上，PCIe 6.0的Tx測(cè)試增加了一種新的測(cè)量方法，即信噪失真率(SNDR)。這個(gè)是從400G乙太網(wǎng)沿用過(guò)來(lái)的，如果有相關(guān)經(jīng)驗(yàn)的工程師，對(duì)此應(yīng)該很熟悉。
整體來(lái)說(shuō)，從PCIe 5.0升級(jí)到6.0，跳躍程度不像從PCIe 4.0到5.0那樣劇烈，因?yàn)槟慰固仡l率一樣都是16 GHz。現(xiàn)在的挑戰(zhàn)在于CTLE、DFE中，對(duì)DSP能力的新要求，以及如何應(yīng)對(duì)由通道損耗引發(fā)的等化問(wèn)題。
從測(cè)試和測(cè)量的角度來(lái)看，測(cè)試參數(shù)的項(xiàng)目越來(lái)越多，也越來(lái)越複雜。自動(dòng)化和測(cè)試速度變得至關(guān)重要。太克很自豪能夠率先發(fā)布 PCIe 6.0 Tx測(cè)試解決方案。我們的PCIe 6.0標(biāo)準(zhǔn)測(cè)試和調(diào)試解決方案可輕鬆整合進(jìn)工程師的測(cè)試和調(diào)試工作流程中。
電氣特性規(guī)范大致相同設(shè)計(jì)工程師喘口氣
事實(shí)上，誠(chéng)如陳川迅所分析，雖然PCIe 6.0看似導(dǎo)入了很多新技術(shù)，但對(duì)于硬體，尤其是跟線路設(shè)計(jì)有關(guān)的工程師而言，PCIe 5.0跟6.0的差別不大。有業(yè)界人士認(rèn)為，這應(yīng)該是PCI SIG刻意為之的結(jié)果，因?yàn)闃I(yè)界導(dǎo)入PCIe 5.0的過(guò)程，就已經(jīng)相當(dāng)吃力，如果6.0標(biāo)準(zhǔn)又來(lái)一次，其導(dǎo)入的時(shí)程恐怕會(huì)非常緩慢。
任職于某伺服器代工廠的RD 工程師就指出，從PCIe 4.0升級(jí)到5.0，對(duì)伺服器主機(jī)板的設(shè)計(jì)而言，是相當(dāng)棘手的一件事。因?yàn)閷?shí)體信號(hào)的速度大幅提升，所以PCIe 5.0信號(hào)的傳輸距離，是非常短的。
根據(jù)英特爾(Intel)所提供的設(shè)計(jì)規(guī)范，在PCIe 5.0，從CPU經(jīng)過(guò)晶片組到連結(jié)的目標(biāo)裝置之間，整個(gè)繞線距離最長(zhǎng)不應(yīng)該超過(guò)13英吋。對(duì)標(biāo)準(zhǔn)伺服器而言， 13英吋的距離根本不夠用，而且英特爾提供的設(shè)計(jì)規(guī)范，是建立在使用高階、低損耗電路板的假定條件下，如果是使用損耗比較大的中階電路板材料，PCIe 5.0的信號(hào)是跑不到13英吋的。
也因?yàn)樾盘?hào)能有效傳輸?shù)木嚯x太短，所以業(yè)界發(fā)展出兩種解決方案，一種是用高架纜線的方式，讓Tx跟Rx直線互連(圖2)；另一種則是在信號(hào)傳輸一段距離后，用Retimer還原PCIe 5.0的信號(hào)，讓信號(hào)得以傳輸?shù)礁h(yuǎn)的地方。這兩種方法都會(huì)增加成本與主機(jī)板設(shè)計(jì)的複雜度，但已經(jīng)是沒(méi)有選擇的解法。
圖2 由于PCIe 5.0的信號(hào)傳輸距離很短，在主機(jī)板上用高架纜線實(shí)現(xiàn)直接互連，成為克服距離限制的方法之一
所以，PCI SIG在制定6.0標(biāo)準(zhǔn)的時(shí)候，在電氣特性的規(guī)范方面，盡可能跟5.0維持一致，可說(shuō)是相當(dāng)明智的選擇。如果6.0 標(biāo)準(zhǔn)又對(duì)電氣特性定出更嚴(yán)格的規(guī)范，要把這項(xiàng)標(biāo)準(zhǔn)實(shí)際應(yīng)用在可量產(chǎn)的產(chǎn)品上，將十分困難。
物理極限高牆?rùn)M亙眼前伺服器微型化或?yàn)榻夥?/h2>
雖然PCIe 6.0依靠新的編碼方式，在電氣特性規(guī)范、信號(hào)傳輸距離與5.0大致保持一致的條件下，實(shí)現(xiàn)頻寬倍增的設(shè)計(jì)目標(biāo)，但考量到PCIe 5.0本身的信號(hào)傳輸距離就已經(jīng)很短的情況下，主攻高性能運(yùn)算市場(chǎng)的業(yè)者，在規(guī)劃其產(chǎn)品發(fā)展路線圖的時(shí)候，恐怕還是得想辦法把伺服器設(shè)計(jì)的微型化列為必須攻克的議題。畢竟，傳統(tǒng)機(jī)架式伺服器的外觀尺寸，對(duì)先進(jìn)的高速互聯(lián)技術(shù)而言，已經(jīng)太過(guò)龐大，必須在板上使用更多元件來(lái)延長(zhǎng)信號(hào)傳輸距離。
事實(shí)上，近幾年在伺服器產(chǎn)業(yè)內(nèi)，也已經(jīng)有很多新產(chǎn)品放棄了傳統(tǒng)機(jī)架外觀，以便把伺服器整機(jī)做得更加小巧。原本主攻嵌入式運(yùn)算領(lǐng)域的COM Express陣營(yíng)，也正在全力朝HPC發(fā)展，試圖以更精巧的外觀，幫助伺服器用戶實(shí)現(xiàn)更高的運(yùn)算密度。
產(chǎn)品微型化一直是電子產(chǎn)業(yè)發(fā)展的主要趨勢(shì)，只是在伺服器產(chǎn)業(yè)，因?yàn)橐浜仙鷳B(tài)系的緣故，產(chǎn)品外觀尺寸的演進(jìn)速度，相對(duì)緩慢許多。展望未來(lái)，在高速傳輸介面的發(fā)展，越來(lái)越逼近物理極限的情況下，伺服器產(chǎn)業(yè)將有更充分與迫切的理由，發(fā)展出更微型化的產(chǎn)品。
