芯耀
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小編語(yǔ)：英特爾最近流年不利，一方面移動(dòng)戰(zhàn)略屢屢受挫，雖然通過(guò)大筆補(bǔ)貼換取了部分市場(chǎng)，但是這部分市場(chǎng)份額并不穩(wěn)定，一旦停止補(bǔ)貼，后果較難設(shè)想。另一方面英特爾10nm工藝受阻，又縮減開(kāi)支，現(xiàn)在英特爾在工藝上的領(lǐng)先優(yōu)勢(shì)已經(jīng)被大大縮小。如果臺(tái)積電或者三星先于英特爾推出10nm工藝的話(huà)，英特爾未來(lái)幾年的日子將頗為難過(guò)。
臺(tái)積電圍繞以16nm FinFET+工藝（N16FF+）及10nm FinFET工藝（N10FF）為前提的設(shè)計(jì)流程，發(fā)表了演講。在N10方面，接近成品的第一款驗(yàn)證芯片已送廠(chǎng)生產(chǎn)（Tape-out）。該驗(yàn)證芯片集成了四核的“ARM Cortex-A57”等。
臺(tái)積電的Willy Chen發(fā)表演講。
本次演講是在新思科技、ARM、臺(tái)積電借第52屆設(shè)計(jì)自動(dòng)化會(huì)議之機(jī)，于2015年6月8日聯(lián)合舉辦的“Collaborating to Enable Design with 16-nm and 10-nm FinFET”上發(fā)表。演講人是臺(tái)積電設(shè)計(jì)暨技術(shù)平臺(tái)副處長(zhǎng)Willy Chen（圖）。
關(guān)于16nm FinFET+工藝的設(shè)計(jì)流程，在2014年，臺(tái)積電發(fā)布了在參考流程中提供的支持（圖1）。16nm FinFET+工藝是由當(dāng)初的16nm FinFET工藝改進(jìn)而來(lái)，通過(guò)改變鰭片形狀等，性能提高了15％（參閱本站報(bào)道）。
圖1：參考流程的推移。
16nm FinFET的16個(gè)項(xiàng)目正在推進(jìn)
Chen表示，面向16nm FinFET+工藝的設(shè)計(jì)流程早已準(zhǔn)備就緒（已進(jìn)入可實(shí)際設(shè)計(jì)芯片的狀態(tài)）（圖2）?，F(xiàn)在，16個(gè)開(kāi)發(fā)項(xiàng)目正在推進(jìn)，到2016年底，將有50個(gè)設(shè)計(jì)送廠(chǎng)生產(chǎn)。
圖2：16nm FinFET+（N16FF+）的設(shè)計(jì)流程。
臺(tái)積電直到16nm工藝，才首次將FinFET應(yīng)用于量產(chǎn)（20nm之前采用平面晶體管），N16FF+流程中新增加的功能，很多都與FinFET有關(guān)。比如說(shuō)，布局布線(xiàn)中的自動(dòng)格線(xiàn)置放、寄生RC提取中的高精度FinFET建模、物理驗(yàn)證中的FinFET規(guī)則支持等。
Chen重新指出，隨著工藝向16nm、10nm的微細(xì)化，自動(dòng)布局布線(xiàn)與其他工序的聯(lián)動(dòng)將變得愈發(fā)重要（圖3）。比如說(shuō)，在自動(dòng)布局布線(xiàn)和寄生RC提取中，布線(xiàn)電阻與電容的相關(guān)性，在自動(dòng)布局布線(xiàn)與EM（electronic migration）/IR壓降分析中，MiM（metal insulator metal）電容的插入與分析等。
圖3：工序之間的聯(lián)動(dòng)愈發(fā)重要。
10nm采用三重曝光
如上所述，20nm工藝雖然使用平面晶體管，但曝光采用雙重曝光（通過(guò)分兩次進(jìn)行曝光，形成在28nm工藝之前，經(jīng)1次曝光在Si上形成的圖案）。因此，對(duì)于20nm工藝的設(shè)計(jì)流程，適應(yīng)雙重曝光是主要課題（圖4）。在設(shè)計(jì)雙重曝光時(shí)，劃分第1次曝光數(shù)據(jù)和第2次曝光數(shù)據(jù)叫作“分色”（Coloring）。
圖4：各代工藝的新課題。
對(duì)于20nm之后的16nm工藝，適應(yīng)FinFET是主要課題。而10nm工藝將采用三重曝光（通過(guò)分3次進(jìn)行曝光，形成在28nm工藝之前，經(jīng)1次曝光在Si上形成的圖案）。臺(tái)積電把設(shè)計(jì)三重曝光時(shí)，劃分第1次曝光數(shù)據(jù)、第2次曝光數(shù)據(jù)和第3次曝光數(shù)據(jù)叫作“全分色”（Full-Coloring）。另外，雖然這次沒(méi)有發(fā)布，但根據(jù)推測(cè)，之后的7nm工藝估計(jì)將會(huì)采用四重曝光。
在采用三重曝光的10nm設(shè)計(jì)流程中，規(guī)則檢查和寄生成分提取有所變化（圖5）。而且，面向高速信號(hào)，還需要借助使用低電阻布線(xiàn)層的一維布線(xiàn)（圖6）、布局的多功能化和高速化（圖7）。
圖5：10nm工藝的規(guī)則檢查和寄生成分提取的課題。
圖6：一維布線(xiàn)。
圖7：改進(jìn)布局。
接近成品的驗(yàn)證芯片送廠(chǎng)生產(chǎn)
Chen表示，10nm工藝的設(shè)計(jì)流程也已準(zhǔn)備就緒，可供客戶(hù)使用（圖8）。臺(tái)積電在數(shù)字設(shè)計(jì)方面，使用四核的“ARM Cortex-A15”進(jìn)行了驗(yàn)證（圖9）。在定制和模擬設(shè)計(jì)方面，使用PLL完成了驗(yàn)證（圖10）。而且，接近成品的第一款驗(yàn)證芯片已經(jīng)送廠(chǎng)生產(chǎn)。這款驗(yàn)證芯片集成了四核的Cortex-A57等（圖11）。（記者：小島郁太郎）
圖8：10nm FinFET的設(shè)計(jì)流程。
圖9：在數(shù)字電路中的驗(yàn)證。
圖10：在定制電路中的驗(yàn)證。
圖11：接近成品的第一款驗(yàn)證芯片。
