芯耀
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技術復雜性、高昂的成本投入、軟硬件兼容性以及PPA（性能、功耗、面積）均衡等難題，致使當下及未來的芯片在設計驗證環(huán)節(jié)的復雜度顯著提升。以技術復雜性為例，隨著制程工藝朝著3nm、2nm甚至更為先進的節(jié)點邁進，單芯片晶體管規(guī)模突破百億量級。在此背景下，CPU、GPU、AI加速器、專用IP等不同IP的協(xié)同運作，亟需解決時鐘同步、數(shù)據(jù)一致性、功耗均衡等復雜問題。
然而，終端需求的演變并未因芯片復雜性的挑戰(zhàn)而停滯。相反，高算力、高能效以及軟件定義系統(tǒng)的發(fā)展趨勢不僅持續(xù)存在，且不斷強化。例如，隨著數(shù)據(jù)中心對高性能、低功耗ASIC芯片的需求急劇增長，全球ASIC芯片市場規(guī)模得以迅速擴張。根據(jù)摩根士丹利的統(tǒng)計數(shù)據(jù)，2024年全球ASIC芯片市場規(guī)模約為120億美元，預計到2027年將突破300億美元，在2024-2027年間的年復合增長率高達34%。
從終端視角來看，復雜芯片及系統(tǒng)是功能實現(xiàn)的剛需。但對于設計人員而言，這意味著設計驗證工作的復雜度正呈現(xiàn)指數(shù)級攀升。這些工作不僅耗費大量時間成本，還因系統(tǒng)性能和硬件資源的限制，導致IP模塊或子系統(tǒng)無法進行協(xié)同驗證，進而可能引發(fā)系統(tǒng)級驗證存在缺陷的問題。為此，新思科技（Synopsys）宣布全面升級其高性能硬件輔助驗證（HAV）產(chǎn)品組合，推出全新一代HAPS-200原型驗證系統(tǒng)和ZeBu硬件仿真系統(tǒng)。
多因素致使仿真驗證復雜度提升
顯而易見，當前芯片仿真驗證復雜度的提升是由技術演進和應用需求共同驅(qū)動的，是一個多維立體的嚴峻挑戰(zhàn)。
在技術演進層面，摩爾定律仍在持續(xù)發(fā)揮作用，而異構集成的興起則在2.5D和3D結構方面帶來了更為艱巨的挑戰(zhàn)。在推進摩爾定律的進程中，采用3nm、2nm甚至更先進的工藝節(jié)點，能夠在相同芯片面積上集成更多晶體管，實現(xiàn)更為復雜的邏輯功能和更高的計算性能。然而，多核心、高速緩存、內(nèi)存、I/O接口的優(yōu)化設計，信號的可靠性和高能效已成為衡量芯片質(zhì)量的關鍵標準，這無疑增加了設計的復雜性，也對仿真驗證工具提出了更高要求。隨著工藝節(jié)點的不斷縮小，仿真驗證工具需要具備更高的性能和更優(yōu)的精度，以適配設計復雜度的提升。
異構集成和先進封裝的興起使情況變得更為復雜，而它們已逐漸成為打造復雜SoC的主流手段。根據(jù)Yole的統(tǒng)計數(shù)據(jù)，2023年全球封測市場規(guī)模為857億美元，其中先進封裝占比達48.8%；未來，隨著通用大模型、AI手機及PC、高階自動駕駛等對高性能算力需求的增加，預計2027年全球封裝市場規(guī)?？蛇_1221億美元，其中先進封裝市場規(guī)模將達650億美元，占比提升至53%。
2.5D/3D封裝通過硅通孔（TSV）、中介層（interposer）將多個芯片（die）集成，構建異構集成系統(tǒng)。以HBM內(nèi)存為例，其通過3D堆疊已達到16層。此時，設計人員需要同步考慮die間互連的時序收斂、功率分配、熱分布（熱點效應）等問題，系統(tǒng)驗證需跨die模擬信號傳輸延遲與串擾，大幅提升了仿真驗證的復雜度，使得超百億門硬件仿真器變得不可或缺。
AI推動HBM技術高速發(fā)展。（圖源：新思科技）
與此同時，領域?qū)Ｓ眉軜嫞―SA）的興起也在加劇這一挑戰(zhàn)。如下圖所示，AI大模型規(guī)模和算力需求的增長速度遠超傳統(tǒng)芯片硬件性能的增長速度。DSA是當前應對特定領域算力需求的有效解決方案，其核心理念是針對特定計算場景進行體系結構的設計與優(yōu)化。AI訓練芯片、自動駕駛芯片、5G/6G基帶芯片等均引入了專用計算單元，功能邏輯實現(xiàn)深度定制化。
不過，這種全力挖掘芯片性能的方式，在專用指令集、數(shù)據(jù)流調(diào)度引擎的驗證方面，需要考慮極端工作情況，驗證長尾及復雜工作負載下的穩(wěn)定性，對驗證系統(tǒng)的執(zhí)行效率、debug能力提出了更高要求。
圖2：算法和硬件迭代速度及架構創(chuàng)新的價值。（圖源：新思科技）
在應用需求層面，首先要實現(xiàn)驗證場景的多維度覆蓋，涵蓋功能驗證、性能驗證、功耗驗證和物理驗證等多個方面。其次，需應對軟件定義系統(tǒng)（Software Defined Systems,SDS）給仿真驗證工作帶來的巨大沖擊。
軟件定義系統(tǒng)的本質(zhì)在于借助軟件的靈活性釋放硬件的潛在能力，但這也使得芯片驗證從“確定性邏輯驗證”轉(zhuǎn)變?yōu)椤跋到y(tǒng)性行為驗證”，并對相關工作產(chǎn)生了多維度的影響。傳統(tǒng)芯片驗證主要聚焦于硬件模塊級功能，如寄存器傳輸級功能、時序收斂等。然而，在軟件定義系統(tǒng)中，硬件性能高度依賴軟件調(diào)度策略，此時驗證工作涉及軟件、硬件、接口和架構等方面的協(xié)同調(diào)度。在整個驗證和軟件開發(fā)流程中，可能需要進行千萬億次的測試與驗證周期，涵蓋仿真、硬件仿真加速驗證、原型驗證等多個階段。
圖3：汽車軟件驗證復雜度顯著提升。（圖源：新思科技）
當然，在應用需求層面，設計人員也不能忽視標準與法規(guī)對芯片設計的影響，汽車領域的芯片設計尤為如此。例如，ISO 26262標準為汽車電氣/電子系統(tǒng)的功能安全提供了全面要求。而在中國市場，GB/T 34590-2022《道路車輛功能安全》標準進一步細化了半導體指南，其中芯片功能安全產(chǎn)品開發(fā)V模型的右側涉及大量芯片驗證工作，包括硅前模塊驗證、硅前集成驗證、硅前芯片級驗證以及硅后驗證確認等。
在技術和應用的雙重驅(qū)動下，現(xiàn)階段芯片驗證呈現(xiàn)出幾個顯著特征。其一，驗證資源消耗呈指數(shù)級增長，先進制程芯片、復雜SoC和Multi die系統(tǒng)均有此需求，驗證周期也隨之延長；其二，跨域工具集成使得驗證工作的復雜性迅速提升，硬件仿真器需與軟件調(diào)試器、性能分析工具、覆蓋率收集工具等深度融合，工具鏈的兼容性問題正逐漸成為驗證瓶頸；其三，從“硬件主導”向“軟硬件協(xié)同驗證架構”的轉(zhuǎn)變，要求驗證團隊掌握跨領域技能，傳統(tǒng)硬件驗證工程師與軟件測試工程師的分工界限逐漸模糊。
綜上，技術和應用正推動芯片設計從單一功能模塊向復雜系統(tǒng)集成轉(zhuǎn)變，驗證目標從“功能正確性”擴展至“性能、功耗、可靠性、安全性”的全域優(yōu)化，并額外增加了軟硬件協(xié)同驗證環(huán)節(jié)，由此引發(fā)“芯片復雜度爆炸”與“驗證效率鴻溝”兩大行業(yè)難題。而硬件輔助驗證（Hardware Assisted Verification,HAV）作為支撐多維度驗證的技術方案，有效解決了傳統(tǒng)驗證在速度、場景覆蓋、系統(tǒng)級交互等方面的瓶頸。隨著摩爾定律的持續(xù)演進、異構集成的日益普及、軟件定義系統(tǒng)的不斷深化，HAV的戰(zhàn)略地位將不斷提升。
新思科技全面升級HAV產(chǎn)品組合
為更好地賦能前沿芯片設計，并為下一代復雜芯片設計做好準備，新思科技推出全新一代HAPS-200原型驗證系統(tǒng)和ZeBu硬件仿真系統(tǒng)。這兩款產(chǎn)品均基于全新的新思科技仿真與原型驗證就緒（EP-ready）硬件構建，帶來了更優(yōu)的運行性能、更快的編譯時間和更高的調(diào)試效率。
圖5：基于新思科技EP-ready的HAPS-200和新一代ZeBu硬件仿真系統(tǒng)。（圖源：新思科技）
全新一代HAPS-200基于新款AMD Versal Premium VP1902自適應SoC，是當前業(yè)內(nèi)性能最高、可擴展性最強的原型驗證系統(tǒng)，其運行時性能、編譯時間和調(diào)試效率均得到了顯著提升。
相較于上一代HAPS系統(tǒng)，HAPS-200的驗證效率提升了2倍，debug調(diào)試帶寬增加了4倍。通過采用異步設計架構，HAPS-200的運行速度可達數(shù)十MHz，接口協(xié)議子系統(tǒng)的速度更是可達400MHz以上。
在產(chǎn)品配置方面，HAPS-200支持從單顆FPGA擴展到多機架設置，最大可支持高達108億門的設計容量。HAPS-200還能夠與現(xiàn)有的HAPS-100原型環(huán)境、HT3連接器和配件協(xié)同使用，充分利用現(xiàn)有的HAPS-100生態(tài)系統(tǒng)，并支持混合的HAPS-200/100系統(tǒng)設置。
得益于上述卓越性能，HAPS-200不僅具備業(yè)界領先的硬件性能和驗證效率，同時也是接口協(xié)議驗證、合規(guī)性測試及高速認證的理想選擇。
新一代ZeBu硬件仿真系統(tǒng)則是高效率仿真的優(yōu)質(zhì)解決方案，在仿真應用中展現(xiàn)出行業(yè)領先的RTL驗證效率、性能/低功耗分析效率、軟件啟動效率和debug速度。
相較于上一代ZeBu EP1和ZeBu EP2，新一代ZeBu硬件仿真系統(tǒng)的執(zhí)行效率最高可提升2倍，debug速度提升8倍，設計容量擴大6倍，且編譯速度更快。
在產(chǎn)品配置方面，新一代ZeBu硬件仿真系統(tǒng)最高可支持154億門的設計容量；配備強化的跟蹤內(nèi)存，能夠快速實時捕獲設計波形和調(diào)試軌跡；還可通過EP-Ready硬件搭配HAPS ProtoCompiler，用于芯片的原型驗證。
在全新一代HAPS-200和ZeBu硬件仿真系統(tǒng)背后，新思科技具備兩大突出優(yōu)勢。其一，是上述提及的EP -Ready硬件資源；其二，是HAV模塊化能力。
HAPS-200和新一代ZeBu硬件仿真系統(tǒng)均基于新思科技EP-Ready硬件搭建，支持跨項目配置和軟件重新配置，有效解決了過往設計團隊因參考項目早期驗證需求而錯誤評估硬件投資的痛點。這種資源靈活性實現(xiàn)了資源的最優(yōu)匹配，降低了投資風險，確保了最佳的投資回報率。同時，新思科技最新推出的EP-Ready硬件基于統(tǒng)一的硬件平臺，集成了最新的AMD VP1902自適應SoC、電纜、內(nèi)存和接口協(xié)議解決方案，在保證方案靈活性的同時，具備業(yè)界領先的硬件性能。
EP-Ready帶來了硬件資源的靈活性，而HAV模塊化則是一種領先的大型設計驗證解耦方法論。HAV模塊化能夠?qū)⒋笮托酒O計拆分為可獨立驗證的單元，確保這些單元在集成到復雜SoC或Multi die系統(tǒng)之前得到充分驗證。它支持設計人員通過UCIe接口或AXI/CHI協(xié)議分割大型設計，且獨立單元根據(jù)接口或協(xié)議進行了優(yōu)化，這不僅提高了大型芯片的驗證效率，還優(yōu)化了性能。此外，HAV模塊化可擴展到新思科技的HAV產(chǎn)品組合，設計容量最高可支持60BG（600億門）以上，能夠滿足次世代大型設計驗證的需求。并且，多個團隊可以并行處理不同的子系統(tǒng)，大幅提高驗證速度和效率。
