芯耀
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中國數(shù)字EDA龍頭企業(yè)上海合見工業(yè)軟件集團有限公司（簡稱“合見工軟”）宣布推出創(chuàng)新的數(shù)字設(shè)計AI智能平臺——UniVista Design Assistant (UDA)。UDA將傳統(tǒng)的RTL-to-GDSII設(shè)計流程擴展至NL-to-GDSII（Natural Language to GDSII），成為國內(nèi)首款自主研發(fā)、專為RTL Verilog設(shè)計打造的AI智能平臺，融合DeepSeek R1等先進大模型（LLM）與合見工軟自研的EDA引擎，提供全面的AI輔助功能，包括NL-to-RTL代碼生成、在線QoR（Quality of Result）評估與調(diào)優(yōu)及功能驗證調(diào)試，構(gòu)建一站式國產(chǎn)EDA解決方案。
芯片設(shè)計面臨QoR優(yōu)化難、設(shè)計與驗證周期長等挑戰(zhàn)，UDA結(jié)合大模型與EDA專業(yè)技術(shù)，支持設(shè)計師通過自然語言與平臺互動生成RTL代碼，并提供快速的QoR分析與即時反饋，幫助設(shè)計師進行RTL級QoR探索，從而實現(xiàn)最佳QoR結(jié)果。UDA使設(shè)計師能夠?qū)⒏嗑杏?a class="article-link" target="_blank" href="/tag/%E7%A1%AC%E4%BB%B6/">硬件算法和架構(gòu)設(shè)計等更具創(chuàng)造性的工作，進一步提升設(shè)計質(zhì)量和生產(chǎn)力。
UDA操作界面
合見工軟推出的UDA平臺構(gòu)建了一個全棧的國產(chǎn)智能EDA解決方案，主要優(yōu)點包括：
- 全棧國產(chǎn)化方案，實現(xiàn)自主可控
UDA從底層架構(gòu)到應(yīng)用層，基于國產(chǎn)技術(shù)打造，支持在全國產(chǎn)軟硬件平臺上運行。其核心組件包括自研的集成開發(fā)環(huán)境、專業(yè)的EDA工具引擎（邏輯綜合、仿真和調(diào)試工具）以及對國產(chǎn)大模型的全面支持，確保了技術(shù)的自主可控與安全性。
- 高效代碼生成，提高設(shè)計質(zhì)量和效率
UDA結(jié)合大模型的推理能力與合見工軟自研的EDA工具，自動生成高質(zhì)量的Verilog RTL代碼，提升代碼QoR和正確性 10-20%。用戶通過自然語言描述需求，系統(tǒng)即可提供多個代碼方案，并智能生成不同的組合邏輯深度（與時序密切相關(guān)）和邏輯門數(shù)
（與面積密切相關(guān)）的權(quán)衡方案，從而協(xié)助設(shè)計師優(yōu)化設(shè)計的QoR。在遇到快速邏輯綜合器報錯時，UDA能夠根據(jù)錯誤日志迅速定位問題，并調(diào)用大模型進行智能糾錯。同時，UDA支持多輪迭代優(yōu)化時序（組合邏輯深度）和面積（邏輯門數(shù)），幫助設(shè)計師在設(shè)計早期獲得高質(zhì)量代碼，顯著減少后續(xù)QoR調(diào)優(yōu)工作量，進一步提升RTL代碼的性能。
- 一站式驗證平臺，提升用戶體驗
UDA內(nèi)置仿真和調(diào)試工具，智能生成TestBench，提升測試效率并提供全面的功能驗證服務(wù)。用戶可在統(tǒng)一的開發(fā)環(huán)境中，使用合見工軟自研的UniVista Simulator (UVS) RTL仿真引擎和UniVista Debugger (UVD) RTL調(diào)試引擎完成一站式驗證。
- 安全的部署方式與靈活適配能力，滿足企業(yè)需求
UDA支持企業(yè)私有環(huán)境部署，確保數(shù)據(jù)安全。平臺能夠與企業(yè)自有模型對接，并根據(jù)客戶需求提供最合適的模型。UDA還支持企業(yè)代碼庫和知識庫的掛接，提供全面的管理功能，如用戶管理、模型管理和知識庫管理等，并支持功能使用統(tǒng)計和分析。
客戶評價：
中興微電子人工智能首席科學(xué)家徐科博士表示：
“大模型技術(shù)正在深刻改變芯片設(shè)計流程，為企業(yè)帶來全新的質(zhì)量和效率提升方式。合見工軟推出的UniVista Design Assistant（UDA）智能數(shù)字設(shè)計平臺，充分結(jié)合了AI大模型和合見EDA工具鏈的優(yōu)勢，可通過自然語言生成Verilog RTL代碼，并自動進行語法檢查和快速Q(mào)oR預(yù)估，UDA也支持快速定位編譯錯誤并進行智能糾錯。這些功能對我們來說都非常實用，可以幫助設(shè)計人員更快更好地達成設(shè)計目標。此外，UDA的一站式驗證功能也給我們帶來了很大的便利。除了支持TestBench的自動生成外，內(nèi)置的仿真和調(diào)試工具提供了全面的功能驗證服務(wù)，無需在工具間來回切換，讓我們有更便捷的使用體驗?！?/p>
太初（無錫）電子科技有限公司CEO楊晉喆表示：
“合見工軟的UDA支持自然語言和大模型交互，有效提升開發(fā)團隊的工作效率，其支持快速生成多套Verilog RTL代碼，并自動進行語法檢查和QoR預(yù)估，減少了很多代碼優(yōu)化的工作。內(nèi)置一站式平臺可直接調(diào)用UVS和UVD，并支持TestBench自動生成，我們將其部署在企業(yè)內(nèi)網(wǎng)并掛接私有代碼庫，在保障數(shù)據(jù)安全的同時，還能繼承特有的設(shè)計規(guī)范，實現(xiàn)智能化與定制化的平衡?！?/p>
合見工軟首席技術(shù)官賀培鑫博士表示：“伴隨著AI技術(shù)的迅猛發(fā)展，各行各業(yè)都在經(jīng)歷深刻變革。在芯片復(fù)雜度呈指數(shù)級增長、設(shè)計周期持續(xù)壓縮的背景下，我們致力于將大模型技術(shù)應(yīng)用于加速芯片設(shè)計。為此，合見工軟探索出了一條可行的解決方案：我們的UDA智能設(shè)計平臺深度結(jié)合了DeepSeek R1大模型與合見工軟自研的EDA工具，不僅大幅提高了RTL代碼生成準確率，更開創(chuàng)性地將QoR探索窗口提前至架構(gòu)設(shè)計階段，為設(shè)計團隊提供關(guān)鍵的優(yōu)化洞見。與此同時，通過自動生成TestBench并一站式調(diào)用合見仿真工具UVS和調(diào)試工具UVD，大幅縮短了模塊級功能驗證的周期。這些功能將很大程度解放設(shè)計人員的精力，讓他們能夠?qū)Ｗ⒂谔嵘齉oR，從而顯著加快整體設(shè)計進程并提高最終產(chǎn)品質(zhì)量?！?/p>
合見工軟此次推出的數(shù)字設(shè)計AI智能平臺——UniVista Design Assistant (UDA)，不僅是國產(chǎn)EDA工具在AI賦能領(lǐng)域的領(lǐng)先創(chuàng)新，也拓展了合見工軟在數(shù)字設(shè)計領(lǐng)域的產(chǎn)品覆蓋，提供更全面的設(shè)計與驗證服務(wù)?；诤弦姽ぼ浽跀?shù)字EDA領(lǐng)域的深厚技術(shù)積累及強大工具引擎，結(jié)合業(yè)界領(lǐng)先的DeepSeek等大模型與特有的強化學(xué)習(xí)技術(shù)，UDA內(nèi)嵌自研數(shù)字仿真器UVS與數(shù)字調(diào)試器UVD，為中國芯片設(shè)計企業(yè)提供AI加持的數(shù)字設(shè)計技術(shù)及一站式全棧平臺。目前，UDA平臺已成功部署于數(shù)據(jù)通信等領(lǐng)域的國內(nèi)領(lǐng)先IC企業(yè)，全面展示了合見工軟在數(shù)字芯片EDA工具高端市場的技術(shù)實力及客戶支持能力。
