芯耀
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日前由國際光學工程學會(SPIE)舉辦的2023年先進微影成形技術會議(2023 Advanced Lithography and Patterning Conference)上，比利時微電子研究中心(imec)展示了一套先進IC圖形化製程的環(huán)境影響量化評估方案，并在imec.netzero模擬平臺上開發(fā)了一座虛擬晶圓廠。利用該平臺的分析結果，imec與其伙伴就能評估現(xiàn)有的製程方案，識別開發(fā)的重點領域，并推算未來數(shù)據。imec在其實體晶圓廠探索各式高影響力(high impact)領域的環(huán)境友善製程方案，包含減少使用含氟的蝕刻氣體，致力于極紫外光(EUV)曝光機的產量最大化，以及減少氫氣用量與用水。
IC製造所衍生的二氧化碳排放量預計在未來10年翻漲4倍，一來先進製程技術漸趨複雜，二來晶圓總產量估計會增加。為了逆轉未來局勢，領先業(yè)界的半導體大廠已經承諾在2030年~2050年前達到碳中和或淨零。有鑑于此，imec啟動了永續(xù)半導體技術與系統(tǒng)(Sustainable Semiconductor Technologies and Systems)研究計畫，廣邀半導體供應鏈以晶片製造的淨零碳排為發(fā)展目標。該計畫的其中一項目標是提供業(yè)界一套獨到的由下而上(bottom-up)設計方法，提供可付諸行動的高度細化資料，以便在製程與流程開發(fā)階段進行影響評估。
imec.netzero模擬平臺是這項計畫的產物，imec與其伙伴合作，利用該平臺，首次成功量化不同邏輯晶片世代的圖形化製程所帶來的環(huán)境影響。imec技術研究主任Emily Gallagher解釋：「透過應用『虛擬晶圓廠』這項工具，我們展示了生產3奈米邏輯晶圓的微影與蝕刻製程，在范疇1(自有或自行操作資產的直接碳排)與范疇2(外購電力的間接碳排)的碳排占比共達45%。另外，該模擬工具還能在晶圓廠實際操作實驗時量化收益。舉例來說，減少10%的EUV曝光劑量，相當于每片晶圓減少0.4kg的二氧化碳排放量。這能為大型晶圓廠省下每月40噸的二氧化碳排放量，等同于美國舊金山與波特蘭來回飛行100趟的碳排量。
imec.netzero模擬平臺針對不同邏輯晶片世代的每片晶圓碳排量進行分析的結果。值得注意的是，雖然EUV給人耗電量高的印象，但若在7奈米製程引進EUV技術，反而能精簡製程步驟，進而減少碳排
imec將自有的實體晶圓廠作為試驗環(huán)境，從而探索高影響力領域的製程與設計方針。Emily Gallagher表示：「我們與愛德華先進科技(Edwards)合作，近期在我們的12吋晶圓廠無塵室架設了一套EUV蝕刻的氫氣回收系統(tǒng)，最多能回收與再利用70%的氫氣。此外，我們越來越專注在開發(fā)數(shù)值孔徑為0.33與0.55的低劑量EUV蝕刻解決方案，藉此降低蝕刻成本。為了強化永續(xù)發(fā)展，我們也指明蝕刻技術的未來動向，目前焦點放在降低傳統(tǒng)蝕刻氣體的整體消耗量。接下來，我們將攜手合作伙伴來量化分析上述解決方案對半導體製程完整流程的影響。
imec先進圖形化製程與材料研究計畫的研發(fā)VP Steven Scheer表示：「過去開發(fā)的圖形化技術是掀起半導體革命的主要成因，為了趕上對運算效能不斷升級的需求成長幅度，持續(xù)改良至關重要。要在訂定減碳策略的同時，維持圖形化技術的水淮，勢必要付出許多努力，現(xiàn)在我們立下了第一座里程碑。在imec.netzero模擬平臺上開發(fā)的模型，經由設備與材料廠商不斷進行基淮測試與驗證。這些廠商扮演關鍵要角，除了推行SSTS先導計畫，還能強化可行的圖形化解決方案，以減少全球半導體業(yè)的碳足跡與環(huán)境影響。」
Steven Scheer接著補充：?我們也注意到碳排當量(carbon equivalent emissision)的計算方法并不包含碳排對環(huán)境的所有影響。例如，排放氣體可能是有害空氣污染物(HAPS)，而光阻劑與抗反射鍍膜(ARC)皆含有全氟與多氟烷基物質(PFAS) 。這些物質的碳氟鍵結強度提供化學放大阻劑(chemically amplified resist)優(yōu)異的微影特性，包含發(fā)展成熟的光學微影光阻劑與持續(xù)發(fā)展的EUV光阻劑。然而，由于其潛在的生物累積特性，社會因此亟欲禁用PFAS。除了直接降低碳排，禁用PFAS的研究計畫也應納入考量。
