實(shí)物效果圖：

實(shí)現(xiàn)功能：

基于FPGA的數(shù)字鐘以Quartusll軟件為設(shè)計(jì)平臺(tái),采用Verilog HDL語(yǔ)言,運(yùn)用自上而下的模塊化設(shè)計(jì)思想對(duì)數(shù)字鐘各電路模塊進(jìn)行詳細(xì)設(shè)計(jì),最后通過(guò)編譯、仿真并下載至FPGA芯片中驗(yàn)證設(shè)計(jì)的正確性.系統(tǒng)整體設(shè)計(jì)具有靈活性好、外圍電路少、開(kāi)發(fā)周期短等優(yōu)點(diǎn),并在傳統(tǒng)數(shù)字鐘的基礎(chǔ)上添加了百分秒計(jì)時(shí)及顯示模塊,大大增加了數(shù)字鐘的計(jì)時(shí)精度.

1.采用自上而下的方法設(shè)計(jì)一種基于FPGA的數(shù)字鐘，具有校時(shí)、校分及顯示時(shí)、分、秒和百分秒的功能。

2.具有調(diào)節(jié)時(shí)間和清零功能，具有定時(shí)鬧鐘，具有整點(diǎn)報(bào)時(shí)功能。

原理圖：

視頻鏈接：

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